JPH0478178B2 - - Google Patents
Info
- Publication number
- JPH0478178B2 JPH0478178B2 JP59246605A JP24660584A JPH0478178B2 JP H0478178 B2 JPH0478178 B2 JP H0478178B2 JP 59246605 A JP59246605 A JP 59246605A JP 24660584 A JP24660584 A JP 24660584A JP H0478178 B2 JPH0478178 B2 JP H0478178B2
- Authority
- JP
- Japan
- Prior art keywords
- oxidation
- resistant film
- epitaxial layer
- film
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 27
- 230000003647 oxidation Effects 0.000 claims description 20
- 238000007254 oxidation reaction Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 description 17
- 238000002955 isolation Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76281—Lateral isolation by selective oxidation of silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76289—Lateral isolation by air gap
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体の製造方法に関し、特に高速性
能の改善されたバイポーラ型半導体装置の製造方
法に関する。
能の改善されたバイポーラ型半導体装置の製造方
法に関する。
半導体集積回路は増々、大規模化されている
が、その一方で性能の高速化が進められている。
特に最近のバイポーラ品種の性能の高速化には目
ざましいものがある。
が、その一方で性能の高速化が進められている。
特に最近のバイポーラ品種の性能の高速化には目
ざましいものがある。
高速化の手段としては、半導体素子の高速性能
化と、回路電流の増加がある。ところが回路電流
の増加はトランジスタの飽和やチツプ発熱、配線
寿命の問題が生じるため自と限界があり、高速化
には前者の半導体素子の高速性能化に絞られ、新
しい半導体素子の出現が強く期待されている。
化と、回路電流の増加がある。ところが回路電流
の増加はトランジスタの飽和やチツプ発熱、配線
寿命の問題が生じるため自と限界があり、高速化
には前者の半導体素子の高速性能化に絞られ、新
しい半導体素子の出現が強く期待されている。
従来、バイポーラ半導体素子の絶縁はPN接合
分離が大半を占め、一部進んだものとして酸化物
分離を素子の側面に使用しているものはすくな
く、その製造方法は複雑であつた。
分離が大半を占め、一部進んだものとして酸化物
分離を素子の側面に使用しているものはすくな
く、その製造方法は複雑であつた。
半導体素子の側面を含めて底面まで酸化物で分
離しようとする場合、底面の酸化が進行し易い様
に、各々の半導体素子を基板上に突起状に形成し
なければならず、この突起のため後工程のAl配
線に段切れが発生するという重大な問題を発生し
た。
離しようとする場合、底面の酸化が進行し易い様
に、各々の半導体素子を基板上に突起状に形成し
なければならず、この突起のため後工程のAl配
線に段切れが発生するという重大な問題を発生し
た。
従つて、従来のバイポーラトランジスタは素子
とP型基板間にPN接合分離が一部使用されてい
るため、コレクタとP型半導体基板との間に寄生
容量CCSがつくので、高速化の大きな妨げとなり、
更に従来分離法では隣接素子間にチヤンネル・ス
トツパー領域が必要とされ、その分集積密度が高
められないという欠点があつた。
とP型基板間にPN接合分離が一部使用されてい
るため、コレクタとP型半導体基板との間に寄生
容量CCSがつくので、高速化の大きな妨げとなり、
更に従来分離法では隣接素子間にチヤンネル・ス
トツパー領域が必要とされ、その分集積密度が高
められないという欠点があつた。
本発明は、従来の欠点である半導体素子の寄生
容量を小さくし素子を高速化すると共にチヤンネ
ルストツパー領域を不要とし集積密度を向上させ
た半導体装置の製造方法を提供することを目的と
する。
容量を小さくし素子を高速化すると共にチヤンネ
ルストツパー領域を不要とし集積密度を向上させ
た半導体装置の製造方法を提供することを目的と
する。
本発明の半導体装置の製造方法は、半導体基板
上にエピタキシヤル層を形成する工程と、そのエ
ピタキシヤル層上に耐酸化性膜を形成する工程
と、前記耐酸化性膜をレジストを用いてエツチン
グし、素子形成領域上に耐酸化性膜を残す工程
と、その耐酸化性膜をマスクにしてその耐酸化性
膜がヒサシ上にはみ出した逆台形状の溝を形成す
る工程と、エツチング後の溝表面に耐酸化性膜を
被着させる工程と、ヒサシ状の耐酸化性膜をマス
クにしてドライエツチングし、溝表面に付着した
耐酸化性膜のうち溝底部およびそれにつながる一
部側面の耐酸化性膜を選択的に除去する工程と、
加工された基板を酸化し、これにより形成される
酸化膜の表面を半導体素子形成領域とほぼ平坦に
ならしむる工程とを含んで構成される。
上にエピタキシヤル層を形成する工程と、そのエ
ピタキシヤル層上に耐酸化性膜を形成する工程
と、前記耐酸化性膜をレジストを用いてエツチン
グし、素子形成領域上に耐酸化性膜を残す工程
と、その耐酸化性膜をマスクにしてその耐酸化性
膜がヒサシ上にはみ出した逆台形状の溝を形成す
る工程と、エツチング後の溝表面に耐酸化性膜を
被着させる工程と、ヒサシ状の耐酸化性膜をマス
クにしてドライエツチングし、溝表面に付着した
耐酸化性膜のうち溝底部およびそれにつながる一
部側面の耐酸化性膜を選択的に除去する工程と、
加工された基板を酸化し、これにより形成される
酸化膜の表面を半導体素子形成領域とほぼ平坦に
ならしむる工程とを含んで構成される。
以下、本発明の実施例について、図面を参照し
て説明する。第1図a〜eは本発明の一実施例を
説明するために工程順に示した半導体素子の断面
図である。
て説明する。第1図a〜eは本発明の一実施例を
説明するために工程順に示した半導体素子の断面
図である。
まず、第1図aに示すように、P型半導体基板
1上に厚さ2μmのn型エピタキシヤル層2を成
長させ、さらにその上に厚さ0.8μmの窒化膜を成
長させる。次いでレジスト4を用いてトランジス
タや抵抗等の素子を形成する部分を残すように、
窒化膜のドライエツチングを行う。
1上に厚さ2μmのn型エピタキシヤル層2を成
長させ、さらにその上に厚さ0.8μmの窒化膜を成
長させる。次いでレジスト4を用いてトランジス
タや抵抗等の素子を形成する部分を残すように、
窒化膜のドライエツチングを行う。
次に、第1図bに示すように、選択エツチング
後の窒化膜3をマスクにして、エピタキシヤル層
2をテーパーが付く様にエツチングする。次い
で、窒化膜3をマスクとしてエピタキシヤル層を
ウエツトエツチングし、窒化膜をエピタキシヤル
層上面より0.4μm突出させたひさし状の窒化膜5
とする。次いで、エツチング後のエピタキシヤル
層7の表面に、厚さ500Åの窒化膜6を成長させ
る。
後の窒化膜3をマスクにして、エピタキシヤル層
2をテーパーが付く様にエツチングする。次い
で、窒化膜3をマスクとしてエピタキシヤル層を
ウエツトエツチングし、窒化膜をエピタキシヤル
層上面より0.4μm突出させたひさし状の窒化膜5
とする。次いで、エツチング後のエピタキシヤル
層7の表面に、厚さ500Åの窒化膜6を成長させ
る。
次に、第1図cに示すように、ひさし状の窒化
膜5をマスクにして窒化膜6をドライエツチング
すると、窒化膜8を残すことができる。このとき
のエツチング量は前出の窒化膜3又は5並びにエ
ピタキシヤル層7のテーパーにて調節しておくの
が好ましい。
膜5をマスクにして窒化膜6をドライエツチング
すると、窒化膜8を残すことができる。このとき
のエツチング量は前出の窒化膜3又は5並びにエ
ピタキシヤル層7のテーパーにて調節しておくの
が好ましい。
次に、第1図dに示すように、950℃で熱酸化
を行なう。まず、エピタキシヤル層7及びP型半
導体基板1の窒化膜5,8で覆われていない部分
から酸化され、やがて本発明によるところの厚い
酸化膜10とV字溝状の島9が形成される。その
酸化膜10とV字溝状の島9の表面は極めて滑ら
かな曲面となる。
を行なう。まず、エピタキシヤル層7及びP型半
導体基板1の窒化膜5,8で覆われていない部分
から酸化され、やがて本発明によるところの厚い
酸化膜10とV字溝状の島9が形成される。その
酸化膜10とV字溝状の島9の表面は極めて滑ら
かな曲面となる。
次に、第1図eに示すように、V字溝状の島9
の中に、ベース16をイオン注入により形成し、
引続きエミツタ11を形成すれば、コレクタとP
型半導体基板間の容量は、従来のものに比べ、極
めて小さく、又ベースとコレクタ間容量も極めて
小さくなる。
の中に、ベース16をイオン注入により形成し、
引続きエミツタ11を形成すれば、コレクタとP
型半導体基板間の容量は、従来のものに比べ、極
めて小さく、又ベースとコレクタ間容量も極めて
小さくなる。
又、本発明のV字溝状の島9に開孔部を設けれ
ば抵抗13として使用することができる。更に
P-をドーズして各種の抵抗をつくることもでき
る。
ば抵抗13として使用することができる。更に
P-をドーズして各種の抵抗をつくることもでき
る。
又熱酸化の前にN+の拡散を行えば、トランジ
スタのコレクタ抵抗を小さくできる。
スタのコレクタ抵抗を小さくできる。
なお、第2図a,bはそれぞれトランジスタ2
0及び抵抗23の模式的上面図で、17はコレク
タ電極、18はエミツタ電極、19はベース電極
であり、21,22は抵抗の電極である。
0及び抵抗23の模式的上面図で、17はコレク
タ電極、18はエミツタ電極、19はベース電極
であり、21,22は抵抗の電極である。
更に、本発明によるところの酸化物10の表面
は極めて滑らかな曲面となるので、Al配線の積
層も容易にできる効果がある。
は極めて滑らかな曲面となるので、Al配線の積
層も容易にできる効果がある。
なお、基板電極を設ける場合は窒化膜5の面積
を大きくすれば容易に形成できる。
を大きくすれば容易に形成できる。
以上説明したとおり、本発明によれば、半導体
素子の性能を損なわずに、その素子を酸化物で分
離でき、従来のPN接合分離によるものに比べ、
寄生容量を格段に小さくでき、かつ、絶縁耐圧を
大きくできる。又、素子間が酸化物で分離される
ことで、従来構造のものに比べ集積度を大きくで
きる。
素子の性能を損なわずに、その素子を酸化物で分
離でき、従来のPN接合分離によるものに比べ、
寄生容量を格段に小さくでき、かつ、絶縁耐圧を
大きくできる。又、素子間が酸化物で分離される
ことで、従来構造のものに比べ集積度を大きくで
きる。
更に、隣接の素子と酸化物の表面は極めてなめ
らかになりAl配線の形成が容易である。
らかになりAl配線の形成が容易である。
すなわち、素子の高速性能化及び集積度の向上
に加え、後工程の形成が容易になる等の絶大の効
果が得られる。
に加え、後工程の形成が容易になる等の絶大の効
果が得られる。
第1図a〜eは本発明の一実施例を説明するた
めに工程順に示した半導体素子の断面図、第2図
a,bは本発明の実施例により製造されたトラン
ジスタ及び抵抗領域の模式的上面図である。 1……P型半導体基板、2……n型エピタキシ
ヤル層、3……窒化膜、4……レジスト、5……
エツチング後の窒化膜、6……窒化膜、7……エ
ツチング後のエピタキシヤル層、8……エツチン
グ後の窒化膜、9……半導体素子領域(V字溝状
の島)、10……酸化膜、11……エミツタ領域、
12……コレクタ領域、13……抵抗領域、14
……Al配線、15……酸化膜、16……ベース
領域、17……コレクタ電極、18……エミツタ
電極、19……ベース電極、20……トランジス
タ、21,22……抵抗の電極、23……抵抗。
めに工程順に示した半導体素子の断面図、第2図
a,bは本発明の実施例により製造されたトラン
ジスタ及び抵抗領域の模式的上面図である。 1……P型半導体基板、2……n型エピタキシ
ヤル層、3……窒化膜、4……レジスト、5……
エツチング後の窒化膜、6……窒化膜、7……エ
ツチング後のエピタキシヤル層、8……エツチン
グ後の窒化膜、9……半導体素子領域(V字溝状
の島)、10……酸化膜、11……エミツタ領域、
12……コレクタ領域、13……抵抗領域、14
……Al配線、15……酸化膜、16……ベース
領域、17……コレクタ電極、18……エミツタ
電極、19……ベース電極、20……トランジス
タ、21,22……抵抗の電極、23……抵抗。
Claims (1)
- 1 半導体基板上にエピタキシヤル層を形成する
工程と、前記エピタキシヤル層上に耐酸化性膜を
形成する工程と、前記耐酸化性膜をレジストを用
いてエツチングし、素子形成領域上に耐酸化性膜
を残す工程と、前記耐酸化性膜をマスクとして、
該耐酸化性膜がひさし状にはみ出した逆台形状の
溝を形成する工程と、前記エツチング後の溝表面
に耐酸化性膜を被着する工程と、前記ひさし状の
耐酸化性膜をマスクにしてドライエツチングし、
前記溝底部およびそれにつながる一部側面の前記
耐酸化性膜を選択的に除去する工程と、前記加工
された基板を酸化し、これにより形成される酸化
膜の表面を半導体素子形成領域とほぼ平坦になら
しむる工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59246605A JPS61125039A (ja) | 1984-11-21 | 1984-11-21 | 半導体装置の製造方法 |
US06/800,257 US4692996A (en) | 1984-11-21 | 1985-11-21 | Method of fabricating semiconductor devices in dielectrically isolated silicon islands |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59246605A JPS61125039A (ja) | 1984-11-21 | 1984-11-21 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61125039A JPS61125039A (ja) | 1986-06-12 |
JPH0478178B2 true JPH0478178B2 (ja) | 1992-12-10 |
Family
ID=17150892
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59246605A Granted JPS61125039A (ja) | 1984-11-21 | 1984-11-21 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4692996A (ja) |
JP (1) | JPS61125039A (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4863562A (en) * | 1988-02-11 | 1989-09-05 | Sgs-Thomson Microelectronics, Inc. | Method for forming a non-planar structure on the surface of a semiconductor substrate |
JPH0529772U (ja) * | 1991-09-30 | 1993-04-20 | 日章株式会社 | 香り付き印肉 |
TW309647B (ja) * | 1995-12-30 | 1997-07-01 | Hyundai Electronics Ind | |
US5963817A (en) * | 1997-10-16 | 1999-10-05 | International Business Machines Corporation | Bulk and strained silicon on insulator using local selective oxidation |
DE102008052172B4 (de) * | 2008-10-17 | 2014-01-23 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Vorrichtung zum Erzeugen eines Korrektursignals |
US7851790B2 (en) * | 2008-12-30 | 2010-12-14 | Intel Corporation | Isolated Germanium nanowire on Silicon fin |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5612749A (en) * | 1979-07-12 | 1981-02-07 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
JPS5768048A (en) * | 1980-10-16 | 1982-04-26 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and manufacture thereof |
JPS57157569A (en) * | 1981-03-02 | 1982-09-29 | Rockwell International Corp | N-p-n lateral transistor array of submicron size and method of forming same |
JPS58175844A (ja) * | 1982-04-08 | 1983-10-15 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS58192345A (ja) * | 1982-05-07 | 1983-11-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
JPS59202648A (ja) * | 1983-05-02 | 1984-11-16 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS6094738A (ja) * | 1983-10-28 | 1985-05-27 | Matsushita Electric Works Ltd | 半導体基板 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4373252A (en) * | 1981-02-17 | 1983-02-15 | Fairchild Camera & Instrument | Method for manufacturing a semiconductor structure having reduced lateral spacing between buried regions |
US4580331A (en) * | 1981-07-01 | 1986-04-08 | Rockwell International Corporation | PNP-type lateral transistor with minimal substrate operation interference and method for producing same |
US4502913A (en) * | 1982-06-30 | 1985-03-05 | International Business Machines Corporation | Total dielectric isolation for integrated circuits |
FR2554638A1 (fr) * | 1983-11-04 | 1985-05-10 | Efcis | Procede de fabrication de structures integrees de silicium sur ilots isoles du substrat |
-
1984
- 1984-11-21 JP JP59246605A patent/JPS61125039A/ja active Granted
-
1985
- 1985-11-21 US US06/800,257 patent/US4692996A/en not_active Expired - Lifetime
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5612749A (en) * | 1979-07-12 | 1981-02-07 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
JPS5768048A (en) * | 1980-10-16 | 1982-04-26 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and manufacture thereof |
JPS57157569A (en) * | 1981-03-02 | 1982-09-29 | Rockwell International Corp | N-p-n lateral transistor array of submicron size and method of forming same |
JPS58175844A (ja) * | 1982-04-08 | 1983-10-15 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS58192345A (ja) * | 1982-05-07 | 1983-11-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
JPS59202648A (ja) * | 1983-05-02 | 1984-11-16 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS6094738A (ja) * | 1983-10-28 | 1985-05-27 | Matsushita Electric Works Ltd | 半導体基板 |
Also Published As
Publication number | Publication date |
---|---|
JPS61125039A (ja) | 1986-06-12 |
US4692996A (en) | 1987-09-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5034336A (en) | Method of producing insulated gate bipolar tranistor | |
JPS59188974A (ja) | 半導体装置の製造方法 | |
US4933737A (en) | Polysilon contacts to IC mesas | |
JPH0638424B2 (ja) | 半導体装置の製造方法 | |
JPH0783122B2 (ja) | 半導体装置の製造方法 | |
US4825281A (en) | Bipolar transistor with sidewall bare contact structure | |
JPH0478178B2 (ja) | ||
EP0036620B1 (en) | Semiconductor device and method for fabricating the same | |
JP3326990B2 (ja) | バイポーラトランジスタ及びその製造方法 | |
JPH06302826A (ja) | 絶縁ゲート電界効果トランジスタ及びその製造方法 | |
JPS6115372A (ja) | 半導体装置およびその製造方法 | |
JPS58107645A (ja) | 半導体装置の製法 | |
JPH0157506B2 (ja) | ||
JPH03153081A (ja) | 電界効果型トランジスタおよびその製造方法 | |
JPS644351B2 (ja) | ||
JPS5875870A (ja) | 半導体装置 | |
JPS629226B2 (ja) | ||
JPS5951152B2 (ja) | 半導体装置の製造方法 | |
JPS58164241A (ja) | 半導体装置の製造方法 | |
JPH0466101B2 (ja) | ||
JPH03276680A (ja) | 半導体装置およびその製造方法 | |
JPS61234564A (ja) | 半導体装置の製造方法 | |
JPH0521596A (ja) | 半導体装置の製造方法 | |
JPS6225258B2 (ja) | ||
JPS63144557A (ja) | 半導体集積回路 |