JP2932376B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2932376B2
JP2932376B2 JP9187362A JP18736297A JP2932376B2 JP 2932376 B2 JP2932376 B2 JP 2932376B2 JP 9187362 A JP9187362 A JP 9187362A JP 18736297 A JP18736297 A JP 18736297A JP 2932376 B2 JP2932376 B2 JP 2932376B2
Authority
JP
Japan
Prior art keywords
region
type
well
active region
impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP9187362A
Other languages
English (en)
Other versions
JPH1098114A (ja
Inventor
載 甲 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JPH1098114A publication Critical patent/JPH1098114A/ja
Application granted granted Critical
Publication of JP2932376B2 publication Critical patent/JP2932376B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するもので、より具体的には三重ウェル構
造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】一般的に、半導体装置の高集積化及び機
能の複雑化に応じて集積回路の特殊な性能が要求され
る。そのうちの一つとして、ＰウェルをＰ型基板と前記
Ｐ型基板内に形成されたＮウェル内にそれぞれ形成し、
二つのＰウェル内にＮ型ＭＯＳトランジスタを形成する
ことにより、形成されたＮＭＯＳトランジスタの特性を
それぞれ異なるようにすることができる。前記Ｐ形基板
に形成されたＰウェルを第１Ｐウェル、Ｎウェル内に形
成されたＰウェルを第２Ｐウェルと称する。
【０００３】特に、ＤＲＡＭの場合、メモリセル領域の
基板には一定値のネガティブ電圧(negative voltage)を
印加することにより、寄生接合キャパシタンスを減らし
てセンシングマージンを増やし、また接合領域の漏洩電
流を減らしてデータの保有時間(retention time)を増や
すことができる。
【０００４】しかし、前記構造の半導体装置は、Ｎウェ
ル内に形成された第２Ｐウェルが第１Ｐウェルと電気的
に絶縁され、且つ第２ウェルには第１Ｐウェルと異なっ
て基板にネガティブ電圧が印加されるので、第２Ｐウェ
ル内のトランジスタのしきい電圧が増加する問題点が生
じる。
【０００５】尚、第２ＰウェルがＮウェル内に形成され
ているので、第２Ｐウェルの特性が低下する問題点が生
じる。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、第２Ｐウェルが形成された基板にネガティブ電圧印
加する時、第１Ｐウェルと第２Ｐウェル間のしきい電圧
差を最小化すると同時に、工程段階を最小化することの
できる半導体装置及びその製造方法を提供することにあ
る。
【０００７】本発明の他の目的は、第２ＰウェルをＮウ
ェル内に形成しないようにしてウェルの特性を改善させ
ることのできる半導体装置及びその製造方法を提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明によれば、半導体
装置は、セル内に第１、第２、及び第３の活性領域を定
義するための素子分離用絶縁膜が形成された、Ｐ型不純
物がドーピングされた半導体基板１と、前記第１活性用
領域とその両側の素子分離絶縁膜２を部分的に含む領域
の表面から所定深さに形成されたＮ型の埋没層２００
と、前記第１活性領域に隣接した第２活性領域の下部に
形成されたＰ型の第１ウェル領域１３と、前記第１活性
層領域とその両側の素子分離絶縁膜２を部分的に含む領
域の表面から所定深さに至るＰ型の第２ウェル領域１１
３（ここで前記Ｐ型の第２ウェル領域１１３と前記埋没
層２００は互いに所定間隔をおいて分離された状態で存
在する）と、前記第２活性領域に隣接した第３活性領域
及びその両側の素子分離絶縁膜２を部分的に含む領域の
下部に形成されたＮ型の第１ウェル領域１２と、前記第
１活性領域と第２活性領域を定義する素子分離絶縁膜２
の下部に形成されたＮ型の第２ウェル領域１２′とを含
み、前記第１活性領域の第２ウェルの表面近傍及び前記
第２活性領域の前記第１ウェルの表面近傍にはしきい電
圧調節のためのＰ型の第１及び第２ドーピング領域がそ
れぞれ位置し、前記第１ドーピング領域の濃度が前記第
２ドーピング領域の濃度より低いことを特徴とする。
【０００９】また、本発明の半導体装置の製造方法によ
れば、まず、Ｐ型半導体基板のセル内に第１、第２、及
び第３の三つの部分の活性領域を定義する素子分離用絶
縁膜２を形成する段階と、前記第１活性領域とその両側
の素子分離絶縁膜を部分的に含む領域の表面から所定深
さにＮ型埋没層２００を形成する段階と、前記第１活性
領域に隣接した第２活性領域を定義する素子分離絶縁膜
の下部領域と前記第２活性領域に隣接した第３活性領域
及びその両側の素子分離絶縁膜を部分的に含む下部領域
とにＮ型の第１ウェル領域１２及びＮ型の第２ウェル領
域１２′を形成する段階と、前記第１活性領域及びその
両側の素子分離絶縁膜を部分的に含む領域の下部にＰ型
の第３ウェル領域１１３、前記第２活性領域の下部にＰ
型の第４ウェル領域１３を形成する段階と、前記第１活
性領域の前記第３ウェルの表面近傍及び前記第２活性領
域の前記第４ウェルの表面近傍に、しきい電圧調節のた
めのＰ型の第１及び第２ドーピング領域を形成する。こ
の時、前記第１ドーピング領域の濃度が前記第２ドーピ
ング領域の濃度より低くなるように形成する。
【００１０】上述した過程に基づいて形成された半導体
装置において、第１Ｐウェル１３には接地電圧が印加さ
れ、第２Ｐウェル１１３にはネガティブ電圧が印加され
る。第２Ｐウェル１１３に形成されたしきい電圧調節領
域は第１Ｐウェル１３のしきい電圧調節領域より低い濃
度を持つので、即ち、第１ドーピング領域の濃度が第２
ドーピング領域の濃度より低いので、第２Ｐウェル１１
３のしきい電圧は第１Ｐウェル１３の電圧より低くな
る。
【００１１】尚、本発明によれば、第２ＰウェルはＮウ
ェル内に最適化されず、Ｎウェル及びＮ型の埋没層によ
って囲まれた半導体基板内部に形成される。
【００１２】
【発明の実施の形態】以下、添付図面に基づいて本発明
の好ましい実施の形態を説明する。
【００１３】図１乃至図４は本発明による半導体装置の
製造方法を説明するための断面図である。
【００１４】まず、図１を参照すると、半導体基板、例
えば、Ｐ型の不純物（第１タイプの不純物）を含む半導
体基板１に活性領域を定義するための素子分離用絶縁膜
２が形成される。全体構造物の表面には基板を保護する
ためのスクリーン酸化膜１００が公知の酸化膜方式によ
って形成される。以後のＮウェル内に形成される第２Ｐ
ウェル予定部分が露出されるように感光膜の第１マスク
パターン１１０が形成される。この際、第１マスクパタ
ーン１１０の厚さは３〜５μｍとなるようにするのが好
ましい。続いて、Ｎ型の不純物（第２タイプの不純
物）、例えば、燐（Ｐ）原子を１〜２ＭｅＶのエネルギ
ーと、１×１０12〜５×１０13ions／cm2 の濃度で基板
１にイオン注入して、露出された基板から所定の深さに
Ｎ型埋没層２００を形成する。そして、Ｎ型不純物、例
えば、燐（Ｐ）原子を３０〜８０ＫｅＶのエネルギー
と、２×１０11〜５×１０12ions／cm2 の濃度でイオン
注入して半導体基板１表面にしきい電圧の調節のための
第１しきい電圧調節層１２Ａ（第１ドーピング領域）を
形成する。その後、第１マスクパターン１１０は公知の
感光膜除去方式によって除去される。
【００１５】次に、図２を参照すると、Ｎウェル予定領
域が露出されるようにフォトリソグラフィ工程によって
第２マスクパターン１２０が形成される。この時、第２
マスクパターン１２０はＮウェル予定領域のみならず基
板に深く形成されたＮ型の埋没層２００の縁部分も露出
されるように形成される。第２マスクパターン１２０は
２〜４μｍの厚さに形成されるのが好ましい。そして、
第２マスクパターン１２０をイオン注入マスクとして、
しきい電圧調節用Ｎ型不純物、例えば、燐（Ｐ）原子を
７００ＫｅＶ〜１．５ＭｅＶのエネルギーと、５×１０
12〜５×１０13ions／cm2 の濃度でイオン注入して、第
１Ｎウェル１２、及びＮ型埋没層２００と一定部分接合
された第２Ｎウェル１２′を形成する。その後、第２マ
スク１２０は公知の除去方式によって除去される。
【００１６】図３を参照すると、Ｐウェル予定領域が露
出されるように第３マスクパターン１３０が２〜４μｍ
の厚さに形成される。その次、露出された半導体基板１
にＰ型の不純物、例えば、ボロン(boron) 原子を５００
〜７００ＫｅＶのエネルギーと、１×１０13〜５×１０
13ions／cm2 の濃度でイオン注入して第１Ｐウェル１３
及び第２Ｐウェル１１３を形成する。この際、本発明の
第２Ｐウェル１１３は、従来のようにＮウェル内に形成
されず、Ｎ型埋没層２００、及び埋没層２００と縁が接
合される第２Ｎウェル１２′によって囲まれた半導体基
板１内に形成される。続いて、第１Ｐウェル１３及び第
２Ｐウェル１１３の表面に、しきい電圧を調節するため
にＰ型不純物、例えば、ボロンを７０〜１２０ＫｅＶの
エネルギーと、５×１０12〜５×１０13ions／cm2 の濃
度で一次イオン注入し、１０〜３０ＫｅＶのエネルギー
と、１×１０12〜５×１０12ions／cm2 の濃度で二次イ
オン注入して、Ｐ型不純物が注入された第２しきい電圧
調節層１３Ａ（第２ドーピング領域）を形成する。この
時、第２Ｐウェル１１３内にはＮ型の第１しきい電圧調
節層１２ＡとＰ型の第２しきい電圧調節層１３Ａがすべ
て形成されているので、互いにカウンタドーピング(cou
nter doping)されて、第２Ｐウェル１１３内のしきい電
圧調節層１２Ａ、１３Ａは第１Ｐウェル１３内のしきい
電圧調節層１３Ａに比べて低い濃度を持つ。故に、第２
Ｐウェル１１３のしきい電圧は第１Ｐウェル１３に比べ
て低まるようになる。
【００１７】図４は前記結果物にＭＯＳトランジスタの
ゲート電極が形成された図面であって、第３マスクパタ
ーンの除去と結果物の洗浄が完了した後、ゲート酸化膜
３とゲート電極１４Ａ、２４Ａ、２４Ｂが公知の方法に
よって形成される。ここで、未説明符号１３Ｂは第２Ｐ
ウェル内の第１しきい電圧調節層１２Ａと第２しきい電
圧調節層１３Ａのカウンタドーピングによって形成され
た、低い濃度を持つ第３しきい電圧調節層（第３ドーピ
ング領域）である。
【００１８】
【発明の効果】上述した過程に基づいて形成された半導
体装置において、第１Ｐウェル１３には接地電圧が印加
され、第２Ｐウェル１１３にはネガティブ電圧が印加さ
れる。第２Ｐウェル１１３に形成された第３しきい電圧
調節層１３Ｂは第１Ｐウェル１３のしきい電圧調節層１
３Ａより低い濃度を持つので、第２Ｐウェル１１３のし
きい電圧は第１Ｐウェル１３のしきい電圧より低くな
る。従って、他のの電圧を印加しても第１及び第２ウェ
ルに形成されたＭＯＳトランジスタのしきい電圧は同一
の値を持つようになる。
【００１９】尚、本発明によれば、第２Ｐウェル１１３
はＮウェル内に最適化されず、Ｎウェル及びＮ型の埋没
層によって囲まれた半導体基板内部に形成されることに
より、Ｐウェル特性を向上させることのできる長所を持
つ。よって、素子の特性及び収率が増大する。
【００２０】ここでは、本発明の特定実施例に対しての
み説明し且つ示したが、該当業者にとってはこれに対し
て修正及び変形することができる。従って、以下、特許
請求の範囲は半発明の本当の思想と範囲内のすべての修
正及び変形を含むものであることが理解される。
【図面の簡単な説明】
【図１】本発明による半導体装置及びその製造方法を説
明するための断面図である。
【図２】本発明による半導体装置及びその製造方法を説
明するための断面図である。
【図３】本発明による半導体装置及びその製造方法を説
明するための断面図である。
【図４】本発明による半導体装置及びその製造方法を説
明するための断面図である。
【符号の説明】 １００ スクリーン酸化膜 １１０ 第１マスタパターン ２００ Ｎ型埋没層 １２Ａ 第１閾電圧調節層（Ｎ型） １２０ 第２マスクパターン １２ 第１Ｎウェル（第２不純物タイプの第１ウェル
領域） １２′ 第２Ｎウェル（第２不純物タイプの第２ウェル
領域） １３０ 第３マスクパターン １３ 第１Ｐウェル（第１不純物タイプの第４ウェル
領域） １１３ 第２Ｐウェル（第１不純物タイプの第３ウェル
領域） １３Ａ 第２閾電圧調節層（Ｐ型） ３ ゲート酸化膜 １４Ａ、２４Ａ、２４Ｂ ゲート電極 １３Ｂ 第３閾電圧調節層
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/08 331 H01L 27/088 - 27/092

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１タイプの不純物のドーピングされた
    半導体基板と、 前記半導体基板セルに第１、第２、及び第３の活性領域
    を定義するための素子分離用絶縁膜と、 前記第１活性領域とその両側の素子分離絶縁膜を部分的
    に含む領域の表面から所定深さに形成された第２不純物
    タイプの埋没層と、 前記第１活性領域に隣接した第２活性領域の下部に形成
    された第１不純物タイプの第１ウェル領域と、 前記第１活性領域とその両側の素子分離絶縁膜を部分的
    に含む領域の表面から所定深さに至る第１不純物タイプ
    の第２ウェル領域と、 前記第２活性領域に隣接した第３活性領域及びその両側
    の素子分離絶縁膜を部分的に含む領域の下部に形成され
    た第２不純物タイプの第１ウェル領域と、 前記第１活性領域と第２活性領域を定義する素子分離絶
    縁膜の下部に形成された第２不純物タイプの第２ウェル
    領域とを含み、前記第１活性領域の前記第２ウェルの表
    面近傍及び前記第２活性領域の前記第１ウェルの表面近
    傍にはしきい電圧調節のための第１不純物タイプの第１
    及び第２ドーピング領域がそれぞれ位置し、前記第１ド
    ーピング領域の濃度が前記第２ドーピング領域の濃度よ
    り低いことを特徴とする半導体装置。
  2. 【請求項２】 前記第２不純物タイプの第２ウェルの所
    定領域は前記埋没層の所定領域と部分的に重なることを
    特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記第１活性領域上に形成された二つの
    ゲート電極をさらに含むことを特徴とする請求項２記載
    の半導体装置。
  4. 【請求項４】 前記第２活性領域上に形成された一つの
    ゲート電極をさらに含むことを特徴とする請求項３記載
    の半導体装置。
  5. 【請求項５】 前記第１不純物タイプはＰ型であり、第
    ２不純物タイプはＮ型であることを特徴とする請求項１
    記載の半導体装置。
  6. 【請求項６】 前記第２ドーピング領域はボロン原子を
    含み、前記第１ドーピング領域はボロン原子と燐原子を
    含むことを特徴とする請求項５記載の半導体装置。
  7. 【請求項７】 第１不純物タイプの半導体基板を提供す
    る段階と、 前記半導体基板のセル内に第１、第２、及び第３の三つ
    の部分の活性領域を定義する素子分離用絶縁膜を形成す
    る段階と、 前記第１活性領域とその両側の素子分離絶縁膜を部分的
    に含む領域の表面から所定深さに第２不純物タイプの埋
    没層を形成する段階と、 前記第１活性領域に隣接した第２活性領域を定義する素
    子分離絶縁膜の下部領域と前記第２活性領域に隣接した
    第３活性領域及びその両側の素子分離絶縁膜を部分的に
    含む下部領域とに第２不純物タイプの第１ウェル領域及
    び第２不純物タイプの第２ウェル領域を形成する段階
    と、 前記第１活性領域及びその両側の素子分離絶縁膜を部分
    的に含む領域の下部に第１不純物タイプの第３ウェル領
    域、前記第２活性領域の下部に第１不純物タイプの第４
    ウェル領域を形成する段階と、 前記第１活性領域の前記第３ウェルの表面近傍及び前記
    第２活性領域の前記第４ウェルの表面近傍に、しきい電
    圧調節のための第１不純物タイプの第１及び第２ドーピ
    ング領域を形成し、前記第１ドーピング領域の濃度が前
    記第２ドーピング領域の濃度より低くなるように形成す
    る段階を含むことを特徴とする半導体装置の製造方法。
  8. 【請求項８】 前記第１不純物タイプはＰ型であり、第
    ２不純物タイプはＮ型であることを特徴とする請求項７
    記載の半導体装置の製造方法。
  9. 【請求項９】 前記第１ドーピング領域の形成段階はＮ
    型不純物のイオン注入段階とＰ型不純物の二度のイオン
    注入する段階を含むことを特徴とする請求項８記載の半
    導体装置の製造方法。
  10. 【請求項１０】 前記Ｎ型不純物のイオン注入段階は、
    露出された第１活性領域に燐（Ｐ）原子を３０〜８０Ｋ
    ｅＶのエネルギーと、２×１０11〜５×１０12ions／cm
    2 の濃度でイオン注入する段階を含むことを特徴とする
    請求項９記載の半導体装置の製造方法。
  11. 【請求項１１】 前記Ｐ型不純物のイオン注入段階は、
    前記露出された第１活性領域にボロンを７０〜１２０Ｋ
    ｅＶのエネルギーと、５×１０12〜５×１０13ions/cm2
    の濃度で１次イオン注入する段階と、 前記露出された第１活性領域にボロンを１０〜 ３０Ｋ
    ｅＶのエネルギーと、１×１０12〜 ５×１０12ions/cm
    2でイオン注入する段階とを含むことを特徴とする請求
    項９記載の半導体装置の製造方法。
  12. 【請求項１２】 前記２不純物タイプの埋没層の形成段
    階は、 前記１活性領域及びその両側の素子分離絶縁膜層の所定
    部分を露出するマスクパターンを形成する段階と、 燐（Ｐ）原子を１〜２ＭｅＶのエネルギーと、１×１０
    12〜５×１０13ions／cm2 の濃度でイオン注入する段階
    と、 前記マスクパターンを除去する段階とを含むことを特徴
    とする請求項７記載の半導体装置の製造方法。
  13. 【請求項１３】 前記マスクパターンの厚さは３〜５μ
    ｍであることを特徴とする請求項１２記載の半導体装置
    の製造方法。
  14. 【請求項１４】 前記第１ウェル領域と第２ウェル領域
    は同時に形成されることを特徴とする請求項７記載の半
    導体装置の製造方法。
  15. 【請求項１５】 前記第３ウェル及び第４ウェル領域は
    同時に形成することを特徴とする請求項７記載の半導体
    装置の製造方法。
  16. 【請求項１６】 前記第１ウェル領域及び第２ウェル領
    域の形成段階は、 前記第３活性領域及び前記第１、第２活性領域を定義す
    る素子分離絶縁膜の所定領域を露出されるマスクパター
    ンを形成する段階と、 燐（Ｐ）原子を７００ＫｅＶ〜１．５ＭｅＶのエネルギ
    ーと、５×１０12〜５×１０13ions／cm2 の濃度で基板
    全面にイオン注入する段階と、 前記マスクパターンを除去する段階とを含むことを特徴
    とする請求項８記載の半導体装置の製造方法。
  17. 【請求項１７】 前記マスクパターンの厚さは２〜４μ
    ｍであることを特徴とする請求項１６記載の半導体装置
    の製造方法。
  18. 【請求項１８】 前記３ウェル及び４ウェルの形成段階
    は、 前記第１活性領域及び前記第２活性領域を露出するマス
    クパターンを形成する段階と、 ボロン原子を５００ＫｅＶ〜７００ＫｅＶのエネルギー
    と、１×１０13〜５×１０13ions／cm2 の濃度で基板全
    面にイオン注入する段階と、 前記マスクパターンを除去する段階とを含むことを特徴
    とする請求項８記載の半導体装置の製造方法。
  19. 【請求項１９】 前記マスクパターンの厚さは２〜４μ
    ｍであることを特徴とする請求項１８記載の半導体装置
    の製造方法。
  20. 【請求項２０】 Ｐ型半導体基板を提供する段階と、 前記半導体基板のセル内に第１、第２、及び第３の三つ
    の部分の活性領域を定義する素子分離用絶縁膜を形成す
    る段階と、 前記第１活性領域とその両側の素子分離絶縁膜を部分的
    に含む領域の表面から所定深さにＮ型埋没層を形成する
    段階と、 前記第１活性領域にＮ型不純物を１次イオン注入して前
    記第１活性領域の表面のすぐ下部に第１ドーピング領域
    を形成する段階と、 前記第１活性領域に隣接した第２活性領域を定義する素
    子分離絶縁膜の下部領域と前記第２活性領域に接する第
    ３活性領域及びその両側の素子分離絶縁膜を部分的に含
    む下部領域とにＮ型第１ウェル領域及びＮ型第２ウェル
    領域を形成する段階と、 前記第１活性領域及びその両側の素子分離絶縁膜を部分
    的に含む領域の下部にＰ型第３ウェル、前記第２活性領
    域の下部にＰ型第４ウェル領域を形成する段階と、 前記第１活性領域の第１ドーピング領域及び前記第２活
    性領域の前記第４ウェルの表面近傍に、しきい電圧調節
    のためのＰ型不純物をイオン注入して第２及び第３ドー
    ピング領域を形成する段階とを含むことを特徴とする半
    導体装置の製造方法。
JP9187362A 1996-06-28 1997-06-26 半導体装置及びその製造方法 Expired - Fee Related JP2932376B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019960025024A KR980006533A (ko) 1996-06-28 1996-06-28 반도체 장치 및 그 제조방법
KR1996P25024 1996-06-28

Publications (2)

Publication Number Publication Date
JPH1098114A JPH1098114A (ja) 1998-04-14
JP2932376B2 true JP2932376B2 (ja) 1999-08-09

Family

ID=19464229

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9187362A Expired - Fee Related JP2932376B2 (ja) 1996-06-28 1997-06-26 半導体装置及びその製造方法

Country Status (7)

Country Link
US (2) US5939757A (ja)
JP (1) JP2932376B2 (ja)
KR (1) KR980006533A (ja)
CN (1) CN1085894C (ja)
DE (1) DE19727423B4 (ja)
GB (1) GB2314680B (ja)
TW (1) TW338177B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100228331B1 (ko) * 1996-12-30 1999-11-01 김영환 반도체 소자의 삼중웰 제조 방법
KR100328455B1 (ko) * 1997-12-30 2002-08-08 주식회사 하이닉스반도체 반도체소자의제조방법
TW506119B (en) * 1998-05-25 2002-10-11 United Microelectronics Corp Manufacturing method of well
US6489224B1 (en) * 2001-05-31 2002-12-03 Sun Microsystems, Inc. Method for engineering the threshold voltage of a device using buried wells
US6900091B2 (en) * 2002-08-14 2005-05-31 Advanced Analogic Technologies, Inc. Isolated complementary MOS devices in epi-less substrate
US8405165B2 (en) * 2005-06-07 2013-03-26 International Business Machines Corporation Field effect transistor having multiple conduction states
US7442996B2 (en) * 2006-01-20 2008-10-28 International Business Machines Corporation Structure and method for enhanced triple well latchup robustness
KR100685620B1 (ko) * 2006-02-16 2007-02-22 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4600933A (en) * 1976-12-14 1986-07-15 Standard Microsystems Corporation Semiconductor integrated circuit structure with selectively modified insulation layer
US4716451A (en) * 1982-12-10 1987-12-29 Rca Corporation Semiconductor device with internal gettering region
JPH0812918B2 (ja) * 1986-03-28 1996-02-07 株式会社東芝 半導体装置の製造方法
US5156989A (en) * 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
US5554883A (en) * 1990-04-28 1996-09-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method therefor
JPH0567753A (ja) * 1991-04-17 1993-03-19 Mitsubishi Electric Corp 二重構造ウエルを有する半導体装置およびその製造方法
JP2965783B2 (ja) * 1991-07-17 1999-10-18 三菱電機株式会社 半導体装置およびその製造方法
US5321291A (en) * 1991-12-16 1994-06-14 Texas Instruments Incorporated Power MOSFET transistor
JP2736493B2 (ja) * 1992-04-03 1998-04-02 三菱電機株式会社 半導体装置およびその製造方法
JPH0653423A (ja) * 1992-07-29 1994-02-25 Toshiba Corp 半導体装置およびその製造方法
JPH0653428A (ja) * 1992-07-31 1994-02-25 Matsushita Electric Ind Co Ltd 半導体集積回路装置の製造方法
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
JPH05315557A (ja) * 1992-09-29 1993-11-26 Toshiba Corp 半導体集積回路装置の製造方法
KR960008735B1 (en) * 1993-04-29 1996-06-29 Samsung Electronics Co Ltd Mos transistor and the manufacturing method thereof
JP2746175B2 (ja) * 1995-02-28 1998-04-28 日本電気株式会社 高耐圧半導体装置

Also Published As

Publication number Publication date
GB9713531D0 (en) 1997-09-03
JPH1098114A (ja) 1998-04-14
DE19727423A1 (de) 1998-01-02
US5939757A (en) 1999-08-17
KR980006533A (ko) 1998-03-30
GB2314680A (en) 1998-01-07
US6037203A (en) 2000-03-14
GB2314680B (en) 2001-01-03
TW338177B (en) 1998-08-11
CN1085894C (zh) 2002-05-29
DE19727423B4 (de) 2006-09-21
CN1170963A (zh) 1998-01-21

Similar Documents

Publication Publication Date Title
US4822750A (en) MOS floating gate memory cell containing tunneling diffusion region in contact with drain and extending under edges of field oxide
US5468666A (en) Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip
JP2965783B2 (ja) 半導体装置およびその製造方法
US4701776A (en) MOS floating gate memory cell and process for fabricating same
US5292676A (en) Self-aligned low resistance buried contact process
JPH07123141B2 (ja) 放射線硬化の高速低リークｃｍｏｓ／ｓｏｉ装置の製造方法
US5151374A (en) Method of forming a thin film field effect transistor having a drain channel junction that is spaced from the gate electrode
US6656803B2 (en) Radiation hardened semiconductor memory
US6730555B2 (en) Transistors having selectively doped channel regions
JP3031880B2 (ja) 半導体装置およびその製造方法
US5104818A (en) Preimplanted N-channel SOI mesa
KR100698096B1 (ko) 이에스디(ｅｓｄ) 보호 회로 및 그 제조 방법
KR100628246B1 (ko) 이에스디(ｅｓｄ) 보호 회로 및 그 제조 방법
JP2932376B2 (ja) 半導体装置及びその製造方法
TW200401433A (en) Semiconductor integrated circuit apparatus and fabrication method thereof
JPH022156A (ja) 集積回路の製法
CN115775821A (zh) 半导体结构及其制造方法
JP2908146B2 (ja) 半導体装置およびその製造方法
JPH11289061A (ja) 半導体装置の製造方法
JP2993784B2 (ja) 半導体装置及びその製造方法
EP0650190B1 (en) Single event upset hardening of commercial VLSI technology without circuit redesign
KR100262401B1 (ko) 반도체 소자의 웰 및 그 형성방법
US5979784A (en) Method of forming local interconnection of a static random access memory
JPH063808B2 (ja) Ｍｏｓ型半導体装置の製造方法
JPH0321100B2 (ja)

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090528

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090528

Year of fee payment: 10

RG99 Written request for provisional registration

Free format text: JAPANESE INTERMEDIATE CODE: R313G99

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090528

Year of fee payment: 10

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100528

Year of fee payment: 11

RG99 Written request for provisional registration

Free format text: JAPANESE INTERMEDIATE CODE: R313G99

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100528

Year of fee payment: 11

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110528

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110528

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120528

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120528

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130528

Year of fee payment: 14

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees