JP3621303B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明はメモリセルとその周辺回路(コア)とが同一基板上に設けられた半導体装置及びその製造方法に関し、特に、コア部の占有面積の低減及び動作の高速化を図った半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
近時、半導体装置の高集積化がすすめられており、システム・オン・チップ(SOC)では、同一基板上にメモリセルとその動作を制御する中央処理装置(CPU)等の周辺回路(コア)とが形成されている。このようなSOCにおいては、メモリセルには、α線が入射した場合にもデータを安定すること、即ち、ソフトエラー耐性が要求され、コアには、それを構成する論理回路の動作を高速化することが要求される。このため、メモリセルがSRAMである場合、SRAM部では、それを構成するCMOSトランジスタのソース・ドレイン接合容量を高くし、コア部では、それを構成するCMOSトランジスタのソース・ドレイン接合容量を低くする必要がある。
【0003】
ところが、コア部の接合容量を低くするために、コア部を構成する回路に組み込まれているウェルの不純物濃度を下げると以下のような問題点が生じる。図50(a)及び(b)は従来のCMOSトランジスタにおける素子分離領域下のパンチスルーを示す断面図である。図50(a)及び(b)に示すように、CMOSトランジスタにおいては、半導体基板81の表面に素子分離膜82により分離されたpウェル83及びnウェル84が形成されている。そして、pウェル83の表面に形成されたn+ソース拡散層85a及びn+ドレイン拡散層85bを有するnチャネルMOSトランジスタ87並びにnウェル84の表面に形成されたp+ソース拡散層86a及びp+ドレイン拡散層86bを有するpチャネルMOSトランジスタ88が設けられている。
【0004】
更に、pウェル83には、絶縁膜89によりn+ソース拡散層85aから絶縁されたp+ウェルコンタクト層91が形成されており、nウェル84には、絶縁膜90によりp+ソース拡散層86aから絶縁されたn+ウェルコンタクト層92が形成されている。
【0005】
このように構成されたCMOSトランジスタにおいて、図50(a)に示すように、ゲート電極93及び94に0(V)、n+ドレイン拡散層85b及びp+ドレイン拡散層86bに1.8(V)、n+ソース拡散層85a及びp+ウェルコンタクト層91に0(V)、p+ソース拡散層86a及びn+ウェルコンタクト層92に1.8(V)を印加すると、素子分離膜82及び絶縁膜89の下で、nウェル84及びpウェル83を経由するp+ドレイン拡散層86bとp+ウェルコンタクト層91との間のパンチスルーが発生しやすくなる。
【0006】
また、図50(b)に示すように、ゲート電極93及び94に1.8(V)、n+ドレイン拡散層85b及びp+ドレイン拡散層86bに0(V)、n+ソース拡散層85a及びp+ウェルコンタクト層91に0(V)、p+ソース拡散層86a及びn+ウェルコンタクト層92に1.8(V)を印加すると、素子分離膜82及び絶縁膜90の下で、nウェル84及びpウェル83を経由するn+ウェルコンタクト層92とn+ドレイン拡散層85bとの間のパンチスルーが発生しやすくなる。以下、このようなパンチスルーをウェル間パンチスルーという。
【0007】
一方、接合容量を低下させるためにウェル等のCMOSトランジスタのソース・ドレイン拡散層が形成される周囲の不純物濃度が低い場合、素子分離領域下のパンチスルーが発生しやすい。
【0008】
そこで、従来、コア部において、ウェル中の不純物濃度を低すると共に、CMOSを構成するpMOSとnMOSとの間の素子分離膜の幅を広くすることにより、上述の要求に対応している。図39(a)及び(b)乃至図49(a)及び(b)は、従来の半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において(a)は半導体装置のコア部に該当する領域を示し、(b)は半導体装置のSRAM部に該当する領域を示す。
【0009】
先ず、図39(a)及び(b)に示すように、コア部及びSRAM部の両領域において、p型シリコン基板51上にp−エピタキシャル層52を形成する。次いで、コア部においてp−エピタキシャル層52の表面の所定領域に素子分離膜53aを形成すると共に、SRAM部においてp−エピタキシャル層52の表面の所定領域に素子分離膜53bを形成する。これにより、コア部において、nチャネルMOSトランジスタが形成される領域であるnMOS領域111とpチャネルMOSトランジスタが形成される領域であるpMOS領域112とが区画され、SRAM部において、nチャネルMOSトランジスタが形成される領域であるnMOS領域113とpチャネルMOSトランジスタが形成される領域であるpMOS領域114とが区画される。素子分離膜53aの幅は、例えば1.2μmであり、素子分離膜53bの幅は、例えば0.4μmである。その後、全面に犠牲酸化膜(図示せず)を形成する。
【0010】
次に、図40(a)及び(b)に示すように、nMOS領域111及び素子分離膜53aのnMOS領域111側に開口部54aを有しSRAM部を完全に被覆するレジスト54を形成する。素子分離膜53a上の開口部54aの寸法は、素子分離膜53aのそれの約半分である。次いで、レジスト54をマスクとして、例えば300keVの加速電圧、1.5×1013のドーズ量でB+をイオン注入することにより、コア部において、p−エピタキシャル層52内に素子分離膜53aより深いp型ウェル55を形成する。
【0011】
レジスト54を剥離した後、図41(a)及び(b)に示すように、nMOS領域111の中央に開口部56aを有しSRAM部を完全に被覆するレジスト56を新たに形成する。次いで、レジスト56をマスクとして、例えば30keVの加速電圧、8×1012のドーズ量でB+をイオン注入することにより、p−エピタキシャル層52の中間深さにp型チャネル57を形成する。
【0012】
レジスト56を剥離した後、図42(a)及び(b)に示すように、nMOS領域113及び素子分離膜53bのnMOS領域113側に開口部58aを有しコア部を完全に被覆するレジスト58を形成する。次いで、レジスト58をマスクとして、例えば150keVの加速電圧、2×1013のドーズ量でB+をイオン注入することにより、SRAM部において、p−エピタキシャル層52内にp型ウェル59を形成する。更に、レジスト58をマスクとして、例えば30keVの加速電圧、1.5×1013のドーズ量でB+をイオン注入することにより、p型ウェル59内にp型チャネル60を形成する。
【0013】
レジスト58を剥離した後、図43(a)及び(b)に示すように、pMOS領域112及び素子分離膜53aのpMOS領域112側に開口部61aを有しSRAM部を完全に被覆するレジスト61を形成する。次いで、レジスト61をマスクとして、例えば600keVの加速電圧、1.5×1013のドーズ量でP+をイオン注入することにより、コア部において、p−エピタキシャル層52内にn型ウェル62を形成する。
【0014】
レジスト61を剥離した後、図44(a)及び(b)に示すように、pMOS領域112の中央に開口部63aを有しSRAM部を完全に被覆するレジスト63を新たに形成する。次いで、レジスト63をマスクとして、例えば100keVの加速電圧、3×1012のドーズ量でAs+をイオン注入することにより、コア部において、n型ウェル62の中間深さにn型チャネル64を形成する。
【0015】
レジスト63を剥離した後、図45(a)及び(b)に示すように、pMOS領域114及び素子分離膜53bのpMOS領域114側に開口部65aを有しコア部を完全に被覆するレジスト65を形成する。次いで、レジスト65をマスクとして、例えば350keVの加速電圧、2×1013のドーズ量でP+をイオン注入することにより、SRAM部において、p−エピタキシャル層52内にn型ウェル66を形成する。更に、例えば100keVの加速電圧、1.4×1013のドーズ量でAs+をイオン注入することにより、n型ウェル66の中間深さにn型チャネル67を形成する。
【0016】
レジスト65を剥離した後、図46(a)及び(b)に示すように、nMOS領域111、pMOS領域112、nMOS領域113及びpMOS領域114内にゲート酸化膜68及びゲート電極69を形成する。
【0017】
次に、図47(a)及び(b)に示すように、ゲート酸化膜68及びゲート電極69の側方にサイドウォール70を形成する。
【0018】
次に、図48(a)及び(b)に示すように、nMOS領域111及びnMOS領域113に夫々開口部71a、71bを有するレジスト71を形成する。次いで、レジスト71をマスクとして、例えば20keVの加速電圧、5×1015のドーズ量でAs+をイオン注入することにより、nMOS領域111及びnMOS領域113内にn+ソース・ドレイン拡散層72を形成する。
【0019】
レジスト71を剥離した後、図49(a)及び(b)に示すように、pMOS領域112及びpMOS領域114に夫々開口部73a、73bを有するレジスト73を形成する。次いで、レジスト73をマスクとして、例えば4keVの加速電圧、5×1015のドーズ量でB+をイオン注入することにより、pMOS領域112及びpMOS領域114内にp+ソース・ドレイン拡散層74を形成する。
【0020】
その後、アニールにより注入されたイオンを活性化し、次いで、配線等を形成して、半導体装置を完成させる。
【0021】
また、素子分離領域下のパンチスルーを防止するために素子分離膜の下方に不純物濃度が高い領域が形成された半導体装置が提案されている(特開平8−97378号公報)。この提案に記載された半導体装置においては、MOSトランジスタが形成されたウェル内に、そのトランジスタの周囲に形成された素子分離膜の下方まで延びる高濃度不純物濃度領域が設けられている。
【0022】
【発明が解決しようとする課題】
しかしながら、SOCでは、メモリセル部(SRAM部)の占有面積とコア部の占有面積とを比較するとコア部のそれの方が著しく大きく、図示した従来の方法によって製造された半導体装置においては、コア部において素子分離膜53aの幅を広くしているので、チップ全体の面積が大きなものとなってしまうという問題点がある。
【0023】
また、特開平8−97378号公報に開示された半導体装置では、MOSトランジスタの下方に高濃度不純物濃度領域が存在しているので、MOSトランジスタのしきい値電圧への影響が考えられる。より高集積化された場合に、この影響は顕著になる。更に、SOCへの適用は考慮されておらず、SOCへ適用された場合には、工程数が増加する虞がある。更にまた、SOCのコア部に適用した場合には、高濃度不純物領域により接合容量が増加し、動作が遅くなる虞もある。
【0024】
これらの問題点は、SOCにおいて顕著であるが、メモリチップ自体でも、コア部をデコーダ等の周辺領域とすれば、同様の問題点が存在する。
【0025】
本発明はかかる問題点に鑑みてなされたものであって、論理回路が形成されたコア部の高速動作を可能としながら、そのコア部の占有面積を低減することができ、また、CMOSにおける素子分離領域下のパンチスルーを防止することができる半導体装置及びその製造方法を提供することを目的とする。
【0026】
【課題を解決するための手段】
本発明に係る半導体装置は、その表面にエピタキシャル成長により形成され不純物濃度が基体部分より低い第1導電型の半導体層を備える第1導電型の半導体基板と、前記半導体基板に形成されたコア部用相補型トランジスタ及びメモリセル部用相補型トランジスタと、を有する半導体装置において、前記コア部用相補型トランジスタは、前記第1導電型の半導体基板に形成された第1の第2導電型ウェルと、この第1の第2導電型ウェルに形成されソース・ドレインの導電型が第1導電型である第1のコア部用MOSトランジスタと、前記第1導電型の半導体基板の第1導電型の半導体層に形成されソース・ドレインの導電型が第2導電型である第2のコア部用MOSトランジスタと、前記第1及び第2のコア部用MOSトランジスタを相互に素子分離する素子分離膜と、この素子分離膜の下で前記第2のコア部用MOSトランジスタ側に形成され前記第1導電型の半導体基板より不純物濃度が高い第1導電型ウェルと、を有することを特徴とする。
【0027】
本発明においては、コア部において素子分離膜の下で第2のコア部用MOSトランジスタ側に半導体基板より不純物濃度が高い第1導電型ウェルが形成されているので、素子分離領域下のパンチスルー耐性が向上する。このため、コア部の素子分離膜の幅を狭くすることが可能となり、コア部の占有面積を縮小することができる。また、第2のコア部用MOSトランジスタは半導体基板に形成されているので、ウェルに形成されている従来のものと比して接合容量が低下する。この結果、高速動作が可能となる。
【0028】
本発明においては、前記メモリセル部用相補型トランジスタは、前記第1導電型の半導体基板に形成された第2の第1導電型ウェル及び第2の第2導電型ウェルと、前記第2の第2導電型ウェルに形成されソース・ドレインの導電型が第1導電型である第1のメモリセル部用MOSトランジスタと、前記第2の第1導電型ウェルに形成されソース・ドレインの導電型が第2導電型である第2のメモリセル部用MOSトランジスタと、を有し、前記第1及び第2の第1導電型ウェルの不純物濃度は、相互に等しくてもよい。
【0029】
また、前記素子分離膜の下で前記第1のコア部用MOSトランジスタ側に形成され前記第1の第2導電型ウェルより不純物濃度が高い第3の第2導電型ウェルを有することが望ましい。この場合、前記第2及び第3の第2導電型ウェルの不純物濃度は、相互に等しくてもよい。第3の第2導電型ウェルを設けることにより、素子分離領域下のパンチスルー耐性がより一層向上するため、更なる占有面積の縮小が可能となる。
【0031】
本発明に係る半導体装置の製造方法は、その表面にエピタキシャル成長により形成され不純物濃度が基体部分より低い第1導電型の半導体層を備える第1導電型の半導体基板にコア部用相補型トランジスタ及びメモリセル部用相補型トランジスタを形成する工程を有する半導体装置の製造方法において、前記コア部用相補型トランジスタ及び前記メモリセル部用相補型トランジスタを形成する工程は、前記コア部用相補型トランジスタを構成しソース・ドレインの導電型が第1導電型である第1のコア部用MOSトランジスタと前記第1導電型の半導体基板の第1導電型の半導体層に形成されソース・ドレインの導電型が第2導電型である第2のコア部用MOSトランジスタとを相互に素子分離する第1の素子分離膜及び前記メモリセル部用相補型トランジスタを構成しソース・ドレインの導電型が第1導電型である第1のメモリセル部用MOSトランジスタとソース・ドレインの導電型が第2導電型である第2のメモリセル部用MOSトランジスタとを相互に素子分離する第2の素子分離膜を前記第1導電型の半導体基板に形成する工程と、前記第1の素子分離膜の下で前記第2のコア部用MOSトランジスタ側に前記第1導電型の半導体基板より不純物濃度が高い第1の第1導電型ウェルを形成すると共に、前記第2のメモリセル部用MOSトランジスタが形成される予定の領域の前記第1導電型の半導体基板に前記第1導電型の半導体基板より不純物濃度が高い第2の第1導電型ウェルを形成する工程と、を有することを特徴とする。
【0032】
本発明においては、第1の第1導電型ウェルを第2の第1導電型ウェルと同時に形成するので、工程数を増加することなく素子分離領域下のパンチスルー耐性を向上させることが可能である。
【0033】
本発明において、前記コア部用相補型トランジスタ及び前記メモリセル部用相補型トランジスタを形成する工程は、前記第1のメモリセル部用MOSトランジスタが形成される予定の領域の前記第1導電型の半導体基板に第2の第2導電型ウェルを形成すると共に、前記第1の素子分離膜の下で前記第1のコア部用MOSトランジスタ側に第3の第2導電型ウェルを形成する工程を有することが望ましい。
【0034】
また、前記コア部用相補型トランジスタ及び前記メモリセル部用相補型トランジスタを形成する工程は、前記第1及び第2の第1導電型ウェルを形成する工程の後に、前記第1のメモリセル部用MOSトランジスタが形成される予定の領域の前記第1導電型の半導体基板に第1の第2導電型ウェル及び第2導電型チャネルを同一のマスクを使用して順次形成する工程を有してもよく、前記第1のメモリセル部用MOSトランジスタが形成される予定の領域の前記第1導電型の半導体基板に第2導電型イオンを注入する工程と、前記第1のメモリセル部用MOSトランジスタが形成される予定の領域の前記第1導電型の半導体基板に第1導電型イオンを前記第2導電型のイオンより低ドーズ量で注入する工程と、を有してもよい。
【0035】
第2導電型イオンを注入した後に低ドーズ量で第1導電型イオンを注入することにより、第1のコア部用MOSトランジスタにおけるウェルの不純物濃度が実質的に低下するので、接合容量が低下する。この結果、高速動作が可能となる。
【0037】
【発明の実施の形態】
以下、本発明の実施例に係る半導体装置の製造方法について、添付の図面を参照して具体的に説明する。なお、以下の説明においてCMOSトランジスタに設けられるウェルコンタクト層は従来のものと同様であり、説明を簡略化するためその図示及び説明は省略する。第1の実施例では、SRAMを構成する相補型トランジスタ(CMOS)とCPU等の周辺回路(コア)を構成するCMOSとを同一基板上に形成する。即ち、システムオンチップ(SOC)を作製する。図1(a)及び(b)乃至図10(a)及び(b)は、本発明の第1の実施例に係る半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において(a)は半導体装置のコア部に該当する領域を示し、(b)は半導体装置のSRAM部に該当する領域を示す。
【0038】
先ず、図1(a)及び(b)に示すように、コア部及びSRAM部の両領域において、p型シリコン基板1上にp−エピタキシャル層2を形成する。次いで、コア部においてp−エピタキシャル層2の表面の所定領域に第1の素子分離膜3aを形成すると共に、SRAM部においてp−エピタキシャル層2の表面の所定領域に第2の素子分離膜3bを形成する。これにより、コア部において、nチャネルMOSトランジスタ(第2のコア部用MOSトランジスタ)が形成される領域であるnMOS領域101とpチャネルMOSトランジスタ(第1のコア部用MOSトランジスタ)が形成される領域であるpMOS領域102とが区画され、SRAM部において、nチャネルMOSトランジスタ(第2のメモリセル部用MOSトランジスタ)が形成される領域であるnMOS領域103とpチャネルMOSトランジスタ(第1のメモリセル部用MOSトランジスタ)が形成される領域であるpMOS領域104とが区画される。素子分離膜3aの幅は、例えば0.9μmであり、素子分離膜3bの幅は、例えば0.4μmである。素子分離膜3a及び3bは、LOCOS酸化により形成してもよく、トレンチ構造を採用することにより形成してもよい。その後、全面に犠牲酸化膜(図示せず)を形成する。
【0039】
次に、図2(a)に示すように、素子分離膜3aのnMOS領域101側に開口部4aを有するレジスト4を形成する。開口部4aの寸法は、素子分離膜3aのそれの半分よりも小さい。即ち、素子分離膜3aの開口部4aに整合する領域は、レジスト4下にある領域よりも狭い。また、レジスト4には、図2(b)に示すように、nMOS領域103及び素子分離膜3bのnMOS領域103側に開口部4bが形成されている。素子分離膜3b上の開口部4bの寸法は、素子分離膜3bのそれの約半分である。次いで、レジスト4をマスクとして、例えば150keVの加速電圧、2×1013のドーズ量でB+をイオン注入することにより、コア部において、素子分離膜3aの開口部4aに整合する領域の下にp型ウェル(第1の第1導電型ウェル)5aを形成すると共に、SRAM部において、p−エピタキシャル層2内に素子分離膜3bより深いp型ウェル(第2の第1導電型ウェル)5bを形成する。更に、レジスト4をマスクとして、例えば30keVの加速電圧、1.5×1013のドーズ量でB+をイオン注入することにより、p型ウェル5bの中間深さにp型チャネル6を形成する。
【0040】
レジスト4を剥離した後、図3(a)及び(b)に示すように、nMOS領域101の中央に開口部7aを有しSRAM部を完全に被覆するレジスト7を新たに形成する。次いで、レジスト7をマスクとして、例えば30keVの加速電圧、8×1012のドーズ量でB+をイオン注入することにより、p−エピタキシャル層2の中間深さにp型チャネル8を形成する。
【0041】
レジスト7を剥離した後、図4(a)及び(b)に示すように、pMOS領域102及び素子分離膜3aのpMOS領域102側に開口部9aを有しSRAM部を完全に被覆するレジスト9を形成する。素子分離膜3aのレジスト9で被覆されている領域は、開口部4aと整合する領域と実質的に同一である。次いで、レジスト9をマスクとして、例えば600keVの加速電圧、1.5×1013のドーズ量でP+をイオン注入することにより、p−エピタキシャル層2内にn型ウェル(第1の第2導電型ウェル)10を形成する。
【0042】
レジスト9を剥離した後、図5(a)及び(b)に示すように、pMOS領域102の中央に開口部11aを有しSRAM部を完全に被覆するレジスト11を新たに形成する。次いで、レジスト11をマスクとして、例えば100keVの加速電圧、3×1012のドーズ量でAs+をイオン注入することにより、n型ウェル10の中間深さにn型チャネル12を形成する。
【0043】
レジスト11を剥離した後、図6(a)及び(b)に示すように、pMOS領域104及び素子分離膜3bのpMOS領域104側に開口部13aを有しコア部を完全に被覆するレジスト13を形成する。次いで、レジスト13をマスクとして、例えば350keVの加速電圧、2×1013のドーズ量でP+をイオン注入することにより、SRAM部において、p−エピタキシャル層2内に素子分離膜3bより深いn型ウェル(第2の第2導電型ウェル)14を形成する。更に、レジスト13をマスクとして、例えば100keVの加速電圧、1.4×1013のドーズ量でAs+をイオン注入することにより、n型ウェル14の中間深さにn型チャネル15を形成する。
【0044】
レジスト13を剥離した後、図7(a)及び(b)に示すように、nMOS領域101、pMOS領域102、nMOS領域103及びpMOS領域104内にゲート酸化膜16及びゲート電極17を形成する。ゲート酸化膜16の厚さは、例えば2.5nmであり、ゲート電極17の厚さは、例えば150nmである。
【0045】
次に、図8(a)及び(b)に示すように、ゲート酸化膜16及びゲート電極17の側方にサイドウォール18を形成する。サイドウォール18は、例えばシリコン酸化膜及び/又はシリコン窒化膜等からなり、その幅は、例えば70nmである。
【0046】
次に、図9(a)及び(b)に示すように、nMOS領域101及びnMOS領域103に夫々開口部19a、19bを有するレジスト19を形成する。次いで、レジスト19をマスクとして、例えば20keVの加速電圧、5×1015のドーズ量でAs+をイオン注入することにより、nMOS領域101及びnMOS領域103内にn+ソース・ドレイン拡散層20を形成する。
【0047】
レジスト19を剥離した後、図10(a)及び(b)に示すように、pMOS領域102及びpMOS領域104に夫々開口部21a、21bを有するレジスト21を形成する。次いで、レジスト21をマスクとして、例えば4keVの加速電圧、5×1015のドーズ量でB+をイオン注入することにより、pMOS領域102及びpMOS領域104内にp+ソース・ドレイン拡散層22を形成する。
【0048】
その後、例えば1000℃で10秒間のアニールにより各ウェル及びソース・ドレイン拡散層に注入されたイオンを活性化し、次いで、通常の方法により配線等を形成して、半導体装置を完成させる。
【0049】
このように第1の実施例により製造された半導体装置においては、図10(a)及び(b)に示すように、素子分離膜3aの下でnMOS領域101側に不純物濃度がp−エピタキシャル層2のそれよりも高いp型ウェル5aが形成されているので、n型ソース・ドレイン拡散層20とn型ウェル10との間のパンチスルーが十分に抑制される。このため、素子分離膜3aの幅を従来のものより狭めることが可能であるので、チップ面積を低減することが可能である。
【0050】
また、n+ソース・ドレイン拡散層20がp−エピタキシャル層2に直接形成されているので、コア部における接合容量Cjが低下する。従って、高速動作が可能となる。
【0051】
更に、p型ウェル5aは、SRAM部のp型ウェル5bを形成する際に同時に形成することができるので、製造工程数の増加を防止することが可能である。
【0052】
次に、本発明の第2の実施例について説明する。第2の実施例は、第1の実施例よりも、更なる省面積化を図ったものである。図11(a)及び(b)乃至図20(a)及び(b)は、本発明の第2の実施例に係る半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において(a)は半導体装置のコア部に該当する領域を示し、(b)は半導体装置のSRAM部に該当する領域を示す。また、図11(a)及び(b)乃至図20(a)及び(b)に示す第2の実施例において、図1(a)及び(b)乃至図10(a)及び(b)に示す第1の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【0053】
先ず、図11(a)及び(b)に示すように、コア部及びSRAM部の両領域において、p型シリコン基板1上にp−エピタキシャル層2を形成する。次いで、コア部においてp−エピタキシャル層2の表面の所定領域に素子分離膜31を形成すると共に、SRAM部においてp−エピタキシャル層2の表面の所定領域に素子分離膜3bを形成する。これにより、nMOS領域101とpMOS領域102とが区画され、nMOS領域103とpMOS領域104とが区画される。素子分離膜31の幅は、第1の実施例における素子分離膜3aのそれより狭く、例えば0.6μmである。その後、全面に犠牲酸化膜(図示せず)を形成する。
【0054】
次に、図12(a)に示すように、素子分離膜31のnMOS領域101側に開口部4aを有するレジスト4を形成する。開口部4aの寸法は、素子分離膜31のそれの約半分である。また、レジスト4には、図12(b)に示すように、nMOS領域103及び素子分離膜3bのnMOS領域103側に開口部4bが形成されている。素子分離膜3b上の開口部4bの寸法は、素子分離膜3bのそれの約半分である。次いで、レジスト4をマスクとして、例えば150keVの加速電圧、2×1013のドーズ量でB+をイオン注入することにより、コア部において、素子分離膜31の開口部4aに整合する領域の下にp型ウェル5aを形成すると共に、SRAM部において、p−エピタキシャル層2内に素子分離膜3bより深いp型ウェル5bを形成する。更に、レジスト4をマスクとして、例えば30keVの加速電圧、1.5×1013のドーズ量でB+をイオン注入することにより、p型ウェル5bの中間深さにp型チャネル6を形成する。
【0055】
レジスト4を剥離した後、図13(a)及び(b)に示すように、nMOS領域101の中央に開口部7aを有しSRAM部を完全に被覆するレジスト7を新たに形成する。次いで、レジスト7をマスクとして、例えば30keVの加速電圧、8×1012のドーズ量でB+をイオン注入することにより、p−エピタキシャル層2の中間深さにp型チャネル8を形成する。
【0056】
レジスト7を剥離した後、図14(a)及び(b)に示すように、pMOS領域102に開口部32aを有しSRAM部を完全に被覆するレジスト32を形成する。次いで、レジスト32をマスクとして、例えば600keVの加速電圧、1.5×1013のドーズ量でP+をイオン注入し、更に、例えば170keVの加速電圧、3×1012のドーズ量でB+をイオン注入することにより、p−エピタキシャル層2内にn型ウェル(第1の第2導電型ウェル)33を形成する。このとき、開口部32aの寸法が、第1の実施例における開口部9aのそれより狭いので、n型ウェル33はp型ウェル5aから離間して形成される。また、P+をイオン注入した後にB+をイオン注入することにより、P+を打ち返しているので、n型ウェル33のn型よりの実質的な不純物濃度は低下する。なお、必ずしもB+をイオン注入する必要はない。
【0057】
レジスト32を剥離した後、図15(a)及び(b)に示すように、pMOS領域102の中央に開口部11aを有しSRAM部を完全に被覆するレジスト11を新たに形成する。次いで、レジスト11をマスクとして、例えば240keVの加速電圧、5×1012のドーズ量でP+をイオン注入し、更に、例えば100keVの加速電圧、3×1012のドーズ量でAs+をイオン注入することにより、n型ウェル33の中間深さにn型チャネル34を形成する。n型チャネル34の高さは、第1の実施例におけるn型チャネル12のそれよりも高いものとなる。
【0058】
レジスト11を剥離した後、図16(a)に示すように、素子分離膜31のpMOS領域102側に開口部35aを有するレジスト35を形成する。開口部35aの寸法は、素子分離膜31のそれの約半分である。また、レジスト35には、図16(b)に示すように、pMOS領域104及び素子分離膜3bのpMOS領域104側に開口部35bが形成されている。素子分離膜3b上の開口部35bの寸法は、素子分離膜3bのそれの約半分である。次いで、レジスト35をマスクとして、例えば350keVの加速電圧、2×1013のドーズ量でP+をイオン注入することにより、コア部において、素子分離膜31の開口部35aに整合する領域の下にn型ウェル(第3の第2導電型ウェル)36aを形成すると共に、SRAM部において、p−エピタキシャル層2内に素子分離膜3bより深いn型ウェル36bを形成する。更に、レジスト35をマスクとして、例えば100keVの加速電圧、1.4×1013のドーズ量でAs+をイオン注入することにより、n型ウェル36bの中間深さにn型チャネル37を形成する。
【0059】
レジスト35を剥離した後、図17(a)及び(b)に示すように、nMOS領域101、pMOS領域102、nMOS領域103及びpMOS領域104内にゲート酸化膜16及びゲート電極17を形成する。
【0060】
次に、図18(a)及び(b)に示すように、ゲート酸化膜16及びゲート電極17の側方にサイドウォール18を形成する。サイドウォール18は、例えばシリコン酸化膜及び/又はシリコン窒化膜等からなる。
【0061】
次に、図19(a)及び(b)に示すように、nMOS領域101及びnMOS領域103に夫々開口部19a、19bを有するレジスト19を形成する。次いで、レジスト19をマスクとして、例えば20keVの加速電圧、5×1015のドーズ量でAs+をイオン注入することにより、nMOS領域101及びnMOS領域103内にn+ソース・ドレイン拡散層20を形成する。
【0062】
レジスト19を剥離した後、図20(a)及び(b)に示すように、pMOS領域102及びpMOS領域104に夫々開口部21a、21bを有するレジスト21を形成する。次いで、レジスト21をマスクとして、例えば4keVの加速電圧、5×1015のドーズ量でB+をイオン注入することにより、pMOS領域102及びpMOS領域104内にp+ソース・ドレイン拡散層22を形成する。
【0063】
その後、各ウェル及びソース・ドレイン拡散層に注入されたイオンをアニールにより活性化し、次いで、通常の方法により配線等を形成して、半導体装置を完成させる。
【0064】
このように第2の実施例により製造された半導体装置においては、図20(a)及び(b)に示すように、素子分離膜31の下でnMOS領域101側にp型ウェル5aが形成されているだけでなく、pMOS領域102側に不純物濃度がn型ウェル33のそれよりも高いn型ウェル36aが形成されているので、n型ソース・ドレイン拡散層20とn型ウェル33との間のパンチスルー及びp型ソース・ドレイン拡散層22とp型エピタキシャル層2との間のパンチスルーが十分に抑制される。このため、素子分離膜31の幅をより一層狭めることが可能であるので、チップ面積をより一層低減することが可能である。
【0065】
また、n型ウェル33中のn型よりの実質的な不純物濃度が第1の実施例におけるn型ウェル10中のそれより低いので、コア部における接合容量Cjが更に低下する。従って、より高速な動作が可能となる。
【0066】
更に、n型ウェル36aは、SRAM部のn型ウェル36bを形成する際に同時に形成することができるので、製造工程数の増加を防止することが可能である。
【0067】
次に、本発明の第3の実施例について説明する。第3の実施例は、第1の実施例から工程数の低減を図ったものである。図21(a)及び(b)乃至図29(a)及び(b)は、本発明の第3の実施例に係る半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において(a)は半導体装置のコア部に該当する領域を示し、(b)は半導体装置のSRAM部に該当する領域を示す。また、図21(a)及び(b)乃至図29(a)及び(b)に示す第3の実施例において、図1(a)及び(b)乃至図10(a)及び(b)に示す第1の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【0068】
先ず、図21(a)及び(b)に示すように、コア部及びSRAM部の両領域において、p型シリコン基板1上にp−エピタキシャル層2を形成する。次いで、コア部においてp−エピタキシャル層2の表面の所定領域に素子分離膜3aを形成すると共に、SRAM部においてp−エピタキシャル層2の表面の所定領域に素子分離膜3bを形成する。これにより、nMOS領域101とpMOS領域102とが区画され、nMOS領域103とpMOS領域104とが区画される。その後、全面に犠牲酸化膜(図示せず)を形成する。
【0069】
次に、図22(a)に示すように、素子分離膜3aのnMOS領域101側に開口部4aを有するレジスト4を形成する。また、レジスト4には、図22(b)に示すように、nMOS領域103及び素子分離膜3bのnMOS領域103側に開口部4bが形成されている。次いで、レジスト4をマスクとして、例えば150keVの加速電圧、2×1013のドーズ量でB+をイオン注入することにより、コア部において、素子分離膜3aの開口部4aに整合する領域の下にp型ウェル5aを形成すると共に、SRAM部において、p−エピタキシャル層2内に素子分離膜3bより深いp型ウェル5bを形成する。更に、レジスト4をマスクとして、例えば30keVの加速電圧、1.5×1013のドーズ量でB+をイオン注入することにより、p型ウェル5bの中間深さにp型チャネル6を形成する。
【0070】
レジスト4を剥離した後、図23(a)及び(b)に示すように、nMOS領域101の中央に開口部7aを有しSRAM部を完全に被覆するレジスト7を新たに形成する。次いで、レジスト7をマスクとして、例えば30keVの加速電圧、8×1012のドーズ量でB+をイオン注入することにより、p−エピタキシャル層2の中間深さにp型チャネル8を形成する。
【0071】
レジスト7を剥離した後、図24(a)及び(b)に示すように、pMOS領域102及び素子分離膜3aのpMOS領域102側に開口部9aを有しSRAM部を完全に被覆するレジスト9を形成する。素子分離膜3aのレジスト9で被覆されている領域は、開口部4aと整合する領域と実質的に同一である。次いで、レジスト9をマスクとして、例えば600keVの加速電圧、1.5×1013のドーズ量でP+をイオン注入することにより、コア部において、p−エピタキシャル層2内にp型ウェル5aより深いn型ウェル10を形成する。更に、レジスト9をマスクとして、例えば100keVの加速電圧、3×1012のドーズ量でAs+をイオン注入することにより、n型ウェル10の中間深さにn型チャネル41を形成する。
【0072】
レジスト9を剥離した後、図25(a)及び(b)に示すように、pMOS領域104及び素子分離膜3bのpMOS領域104側に開口部13aを有しコア部を完全に被覆するレジスト13を形成する。次いで、レジスト13をマスクとして、例えば350keVの加速電圧、2×1013のドーズ量でP+をイオン注入することにより、SRAM部において、p−エピタキシャル層2内に素子分離膜3bより深いn型ウェル14を形成する。更に、レジスト13をマスクとして、例えば100keVの加速電圧、1.4×1013のドーズ量でAs+をイオン注入することにより、n型ウェル14の中間深さにn型チャネル15を形成する。
【0073】
レジスト13を剥離した後、図26(a)及び(b)に示すように、nMOS領域101、pMOS領域102、nMOS領域103及びpMOS領域104内にゲート酸化膜16及びゲート電極17を形成する。
【0074】
次に、図27(a)及び(b)に示すように、ゲート酸化膜16及びゲート電極17の側方にサイドウォール18を形成する。サイドウォール18は、例えばシリコン酸化膜及び/又はシリコン窒化膜等からなる。
【0075】
次に、図28(a)及び(b)に示すように、nMOS領域101及びnMOS領域103に夫々開口部19a、19bを有するレジスト19を形成する。次いで、レジスト19をマスクとして、例えば20keVの加速電圧、5×1015のドーズ量でAs+をイオン注入することにより、nMOS領域101及びnMOS領域103内にn+ソース・ドレイン拡散層20を形成する。
【0076】
レジスト19を剥離した後、図29(a)及び(b)に示すように、pMOS領域102及びpMOS領域104に夫々開口部21a、21bを有するレジスト21を形成する。次いで、レジスト21をマスクとして、例えば4keVの加速電圧、5×1015のドーズ量でB+をイオン注入することにより、pMOS領域102及びpMOS領域104内にp+ソース・ドレイン拡散層22を形成する。
【0077】
その後、各ウェル及びソース・ドレイン拡散層に注入されたイオンをアニールにより活性化し、次いで、通常の方法により配線等を形成して、半導体装置を完成させる。
【0078】
このように、第3の実施例によれば、レジスト9を使用してn型ウェル10及びn型チャネル41を形成しているので、第1の実施例より工程数を低減することができる。
【0079】
そして、第3の実施例により製造された半導体装置においては、図29(a)及び(b)に示すように、素子分離膜3aの下でnMOS領域101側にp型ウェル5aが形成されているので、第1の実施例と同様に、n型ソース・ドレイン拡散層20とn型ウェル10との間のパンチスルーが十分に抑制される。このため、チップ面積を低減することが可能である。但し、図29(a)に示すように、n型チャネル41が素子分離膜間まで延びているので、第1の実施例と比較すると若干の接合容量Cjの増加が考えられる。
【0080】
次に、本発明の第4の実施例について説明する。第4の実施例は、第2の実施例から工程数の低減を図ったものである。図30(a)及び(b)乃至図38(a)及び(b)は、本発明の第4の実施例に係る半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において(a)は半導体装置のコア部に該当する領域を示し、(b)は半導体装置のSRAM部に該当する領域を示す。また、図30(a)及び(b)乃至図38(a)及び(b)に示す第4の実施例において、図11(a)及び(b)乃至図20(a)及び(b)に示す第2の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【0081】
先ず、図30(a)及び(b)に示すように、コア部及びSRAM部の両領域において、p型シリコン基板1上にp−エピタキシャル層2を形成する。次いで、コア部においてp−エピタキシャル層2の表面の所定領域に素子分離膜31を形成すると共に、SRAM部においてp−エピタキシャル層2の表面の所定領域に素子分離膜3bを形成する。これにより、nMOS領域101とpMOS領域102とが区画され、nMOS領域103とpMOS領域104とが区画される。その後、全面に犠牲酸化膜(図示せず)を形成する。
【0082】
次に、図31(a)に示すように、素子分離膜31のnMOS領域101側に開口部4aを有するレジスト4を形成する。また、レジスト4には、図31(b)に示すように、nMOS領域103及び素子分離膜3bのnMOS領域103側に開口部4bが形成されている。次いで、レジスト4をマスクとして、例えば150keVの加速電圧、2×1013のドーズ量でB+をイオン注入することにより、コア部において、素子分離膜31の開口部4aに整合する領域の下にp型ウェル5aを形成すると共に、SRAM部において、p−エピタキシャル層2内に素子分離膜3bより深いp型ウェル5bを形成する。更に、レジスト4をマスクとして、例えば30keVの加速電圧、1.5×1013のドーズ量でB+をイオン注入することにより、p型ウェル5bの中間深さにp型チャネル6を形成する。
【0083】
レジスト4を剥離した後、図32(a)及び(b)に示すように、nMOS領域101の中央に開口部7aを有しSRAM部を完全に被覆するレジスト7を新たに形成する。次いで、レジスト7をマスクとして、例えば30keVの加速電圧、8×1012のドーズ量でB+をイオン注入することにより、p−エピタキシャル層2の中間深さにp型チャネル8を形成する。
【0084】
レジスト7を剥離した後、図33(a)及び(b)に示すように、pMOS領域102に開口部32aを有しSRAM部を完全に被覆するレジスト32を形成する。次いで、レジスト32をマスクとして、例えば600keVの加速電圧、1.5×1013のドーズ量でP+をイオン注入することにより、コア部において、p−エピタキシャル層2内にp型ウェル5aより深いn型ウェル33を形成する。更に、レジスト32をマスクとして、例えば100keVの加速電圧、3×1012のドーズ量でAs+をイオン注入することにより、n型ウェル33の中間深さにn型チャネル42を形成する。
【0085】
レジスト32を剥離した後、図34(a)及び(b)に示すように、素子分離膜31のpMOS領域102側に開口部35aを有するレジスト35を形成する。また、レジスト35には、図34(b)に示すように、pMOS領域104及び素子分離膜3bのpMOS領域104側に開口部35bが形成されている。次いで、レジスト35をマスクとして、例えば350keVの加速電圧、2×1013のドーズ量でP+をイオン注入することにより、コア部において、素子分離膜31の開口部35aに整合する領域の下にn型ウェル36aを形成すると共に、SRAM部において、p−エピタキシャル層2内に素子分離膜3bより深いn型ウェル36bを形成する。更に、レジスト35をマスクとして、例えば100keVの加速電圧、1.4×1013のドーズ量でAs+をイオン注入することにより、n型ウェル36bの中間深さにn型チャネル37を形成する。
【0086】
レジスト35を剥離した後、図35(a)及び(b)に示すように、nMOS領域101、pMOS領域102、nMOS領域103及びpMOS領域104内にゲート酸化膜16及びゲート電極17を形成する。
【0087】
次に、図36(a)及び(b)に示すように、ゲート酸化膜16及びゲート電極17の側方にサイドウォール18を形成する。サイドウォール18は、例えばシリコン酸化膜及び/又はシリコン窒化膜等からなる。
【0088】
次に、図37(a)及び(b)に示すように、nMOS領域101及びnMOS領域103に夫々開口部19a、19bを有するレジスト19を形成する。次いで、レジスト19をマスクとして、例えば20keVの加速電圧、5×1015のドーズ量でAs+をイオン注入することにより、nMOS領域101及びnMOS領域103内にn+ソース・ドレイン拡散層20を形成する。
【0089】
レジスト19を剥離した後、図38(a)及び(b)に示すように、pMOS領域102及びpMOS領域104に夫々開口部21a、21bを有するレジスト21を形成する。次いで、レジスト21をマスクとして、例えば4keVの加速電圧、5×1015のドーズ量でB+をイオン注入することにより、pMOS領域102及びpMOS領域104内にp+ソース・ドレイン拡散層22を形成する。
【0090】
その後、各ウェル及びソース・ドレイン拡散層に注入されたイオンをアニールにより活性化し、次いで、通常の方法により配線等を形成して、半導体装置を完成させる。
【0091】
このように、第4の実施例によれば、レジスト32を使用してn型ウェル33及びn型チャネル42を形成しているので、第2の実施例より工程数を低減することができる。
【0092】
そして、第4の実施例により製造された半導体装置においては、図38(a)及び(b)に示すように、素子分離膜31の下でnMOS領域101側にp型ウェル5aが形成されているだけでなく、pMOS領域102側に不純物濃度がn型ウェル33のそれよりも高いn型ウェル36aが形成されているので、n型ソース・ドレイン拡散層20とn型ウェル33との間のパンチスルー及びp型ソース・ドレイン拡散層22とp型エピタキシャル層2との間のパンチスルーが十分に抑制される。このため、素子分離膜31の幅をより一層狭めることが可能であるので、チップ面積をより一層低減することが可能である。但し、図38(a)に示すように、n型チャネル42が素子分離膜間まで延びているので、第2の実施例と比較すると若干の接合容量Cjの増加が考えられる。
【0093】
なお、半導体基板の導電型はp型に限定されるものではなく、n型とすることも可能である。この場合、各ウェル及び拡散層等の導電型を前述の実施例のそれと逆導電型とすればよい。
【0094】
【発明の効果】
以上詳述したように、本発明によれば、コア部において素子分離膜の下で第2のコア部用MOSトランジスタ側に形成され半導体基板より不純物濃度が高い第1導電型ウェルを設けているので、素子分離領域下のパンチスルー耐性を向上させることができる。このため、コア部の素子分離膜の幅を狭くすることができ、コア部の占有面積を縮小することができる。また、第2のコア部用MOSトランジスタを半導体基板に形成しているので、ウェルに形成されている従来のものと比して接合容量を低減し、コア部の動作を高速化することができる。
【0095】
素子分離膜下で第1のコア部用MOSトランジスタ側に第3の第2導電型ウェルを設けることにより、素子分離領域下のパンチスルー耐性をより一層向上させることができるので、更に占有面積を縮小することができる。
【0096】
更に、第1の第1導電型ウェルを第2の第1導電型ウェルと同時に形成しているので、工程数を増加することなく素子分離領域下のパンチスルー耐性を向上させることができる。また、第1のコア部用MOSトランジスタのウェルを作製するにあたり、半導体基板に第2導電型イオンを注入した後に低ドーズ量で第1導電型イオンを注入することにより、ウェルの不純物濃度を実質的に低下させ、接合容量を低下させることができる。この結果、より高速な動作が可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係る半導体装置の製造方法を示す断面図である。
【図2】同じく、本発明の第1の実施例を示す図であって、図1(a)及び(b)に示す工程の次工程を示す断面図である。
【図3】同じく、本発明の第1の実施例を示す図であって、図2(a)及び(b)に示す工程の次工程を示す断面図である。
【図4】同じく、本発明の第1の実施例を示す図であって、図3(a)及び(b)に示す工程の次工程を示す断面図である。
【図5】同じく、本発明の第1の実施例を示す図であって、図4(a)及び(b)に示す工程の次工程を示す断面図である。
【図6】同じく、本発明の第1の実施例を示す図であって、図5(a)及び(b)に示す工程の次工程を示す断面図である。
【図7】同じく、本発明の第1の実施例を示す図であって、図6(a)及び(b)に示す工程の次工程を示す断面図である。
【図8】同じく、本発明の第1の実施例を示す図であって、図7(a)及び(b)に示す工程の次工程を示す断面図である。
【図9】同じく、本発明の第1の実施例を示す図であって、図8(a)及び(b)に示す工程の次工程を示す断面図である。
【図10】同じく、本発明の第1の実施例を示す図であって、図9(a)及び(b)に示す工程の次工程を示す断面図である。
【図11】本発明の第2の実施例に係る半導体装置の製造方法を示す断面図である。
【図12】同じく、本発明の第2の実施例を示す図であって、図11(a)及び(b)に示す工程の次工程を示す断面図である。
【図13】同じく、本発明の第2の実施例を示す図であって、図12(a)及び(b)に示す工程の次工程を示す断面図である。
【図14】同じく、本発明の第2の実施例を示す図であって、図13(a)及び(b)に示す工程の次工程を示す断面図である。
【図15】同じく、本発明の第2の実施例を示す図であって、図14(a)及び(b)に示す工程の次工程を示す断面図である。
【図16】同じく、本発明の第2の実施例を示す図であって、図15(a)及び(b)に示す工程の次工程を示す断面図である。
【図17】同じく、本発明の第2の実施例を示す図であって、図16(a)及び(b)に示す工程の次工程を示す断面図である。
【図18】同じく、本発明の第2の実施例を示す図であって、図17(a)及び(b)に示す工程の次工程を示す断面図である。
【図19】同じく、本発明の第2の実施例を示す図であって、図18(a)及び(b)に示す工程の次工程を示す断面図である。
【図20】同じく、本発明の第2の実施例を示す図であって、図19(a)及び(b)に示す工程の次工程を示す断面図である。
【図21】本発明の第3の実施例に係る半導体装置の製造方法を示す断面図である。
【図22】同じく、本発明の第3の実施例を示す図であって、図21(a)及び(b)に示す工程の次工程を示す断面図である。
【図23】同じく、本発明の第3の実施例を示す図であって、図22(a)及び(b)に示す工程の次工程を示す断面図である。
【図24】同じく、本発明の第3の実施例を示す図であって、図23(a)及び(b)に示す工程の次工程を示す断面図である。
【図25】同じく、本発明の第3の実施例を示す図であって、図24(a)及び(b)に示す工程の次工程を示す断面図である。
【図26】同じく、本発明の第3の実施例を示す図であって、図25(a)及び(b)に示す工程の次工程を示す断面図である。
【図27】同じく、本発明の第3の実施例を示す図であって、図26(a)及び(b)に示す工程の次工程を示す断面図である。
【図28】同じく、本発明の第3の実施例を示す図であって、図27(a)及び(b)に示す工程の次工程を示す断面図である。
【図29】同じく、本発明の第3の実施例を示す図であって、図28(a)及び(b)に示す工程の次工程を示す断面図である。
【図30】本発明の第4の実施例に係る半導体装置の製造方法を示す断面図である。
【図31】同じく、本発明の第4の実施例を示す図であって、図30(a)及び(b)に示す工程の次工程を示す断面図である。
【図32】同じく、本発明の第4の実施例を示す図であって、図31(a)及び(b)に示す工程の次工程を示す断面図である。
【図33】同じく、本発明の第4の実施例を示す図であって、図32(a)及び(b)に示す工程の次工程を示す断面図である。
【図34】同じく、本発明の第4の実施例を示す図であって、図33(a)及び(b)に示す工程の次工程を示す断面図である。
【図35】同じく、本発明の第4の実施例を示す図であって、図34(a)及び(b)に示す工程の次工程を示す断面図である。
【図36】同じく、本発明の第4の実施例を示す図であって、図35(a)及び(b)に示す工程の次工程を示す断面図である。
【図37】同じく、本発明の第4の実施例を示す図であって、図36(a)及び(b)に示す工程の次工程を示す断面図である。
【図38】同じく、本発明の第4の実施例を示す図であって、図37(a)及び(b)に示す工程の次工程を示す断面図である。
【図39】従来の半導体装置の製造方法を示す断面図である。
【図40】同じく、従来の製造方法を示す図であって、図39(a)及び(b)に示す工程の次工程を示す断面図である。
【図41】同じく、従来の製造方法を示す図であって、図40(a)及び(b)に示す工程の次工程を示す断面図である。
【図42】同じく、従来の製造方法を示す図であって、図41(a)及び(b)に示す工程の次工程を示す断面図である。
【図43】同じく、従来の製造方法を示す図であって、図42(a)及び(b)に示す工程の次工程を示す断面図である。
【図44】同じく、従来の製造方法を示す図であって、図43(a)及び(b)に示す工程の次工程を示す断面図である。
【図45】同じく、従来の製造方法を示す図であって、図44(a)及び(b)に示す工程の次工程を示す断面図である。
【図46】同じく、従来の製造方法を示す図であって、図45(a)及び(b)に示す工程の次工程を示す断面図である。
【図47】同じく、従来の製造方法を示す図であって、図46(a)及び(b)に示す工程の次工程を示す断面図である。
【図48】同じく、従来の製造方法を示す図であって、図47(a)及び(b)に示す工程の次工程を示す断面図である。
【図49】同じく、従来の製造方法を示す図であって、図48(a)及び(b)に示す工程の次工程を示す断面図である。
【図50】(a)及び(b)は従来のCMOSトランジスタにおける素子分離領域下のパンチスルーを示す断面図である。
【符号の説明】
1;半導体基板
2;エピタキシャル層
3a、3b、31;素子分離膜
4、7、9、11、13、19、21、32、35;レジスト
4a、4b、7a、9a、11a、13a、19a、19b、21a、21b、32a、35a、35b:開口部
5a、5b;p型ウェル
6、8;p型チャネル
10、14、33、36a、36b;n型ウェル
12、15、34、37、41、42;n型チャネル
16;ゲート酸化膜
17;ゲート電極
18;サイドウォール
20、22:ソース・ドレイン拡散層
101、103;nMOS領域
102、104;pMOS領域
51;半導体基板
52;エピタキシャル層
53a、53b;素子分離膜
54、56、58、61、63、65、71、73;レジスト
54a、56a、58a、61a、63a、65a、71a、71b、73a、73b:開口部
55、59;p型ウェル
57、60;p型チャネル
62、66;n型ウェル
64、67;n型チャネル
68;ゲート酸化膜
69;ゲート電極
70;サイドウォール
72、74:ソース・ドレイン拡散層
81;半導体基板
82;素子分離膜
83、84;ウェル
85a、86a;ソース拡散層
85b、86b;ドレイン拡散層
87;nチャネルMOSトランジスタ
88;pチャネルMOSトランジスタ
89、90;絶縁膜
91、92;ウェルコンタクト
93、94;ゲート電極
111、113;nMOS領域
112、114;pMOS領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device in which a memory cell and its peripheral circuit (core) are provided on the same substrate, and a method for manufacturing the same, and more particularly to a semiconductor device that reduces the occupied area of the core and speeds up the operation thereof. It relates to a manufacturing method.
[0002]
[Prior art]
Recently, high integration of semiconductor devices has been promoted. In a system-on-chip (SOC), a peripheral circuit (core) such as a central processing unit (CPU) for controlling a memory cell and its operation on the same substrate. And are formed. In such an SOC, the memory cell is required to stabilize data even when alpha rays are incident, that is, soft error resistance is required, and the core operates the logic circuit constituting it faster. It is required to do. Therefore, when the memory cell is an SRAM, in the SRAM portion, the source / drain junction capacitance of the CMOS transistor constituting it is increased, and in the core portion, the source / drain junction capacitance of the CMOS transistor constituting it is lowered. There is a need.
[0003]
However, if the impurity concentration of the wells incorporated in the circuit constituting the core part is lowered in order to reduce the junction capacitance of the core part, the following problems occur. FIGS. 50A and 50B are cross-sectional views showing punch-through under the element isolation region in a conventional CMOS transistor. As shown in FIGS. 50A and 50B, in the CMOS transistor, a p-
[0004]
Furthermore, the p-
[0005]
In the thus configured CMOS transistor, as shown in FIG. 50A, the
[0006]
Further, as shown in FIG. 50B, the
[0007]
On the other hand, when the impurity concentration around the source / drain diffusion layer of the CMOS transistor such as a well is low in order to reduce the junction capacitance, punch-through under the element isolation region is likely to occur.
[0008]
Therefore, conventionally, in the core portion, the above-described requirements are met by reducing the impurity concentration in the well and increasing the width of the element isolation film between the pMOS and nMOS constituting the CMOS. FIGS. 39A and 39B to FIGS. 49A and 49B are cross-sectional views showing a conventional method of manufacturing a semiconductor device in the order of steps. In these drawings, (a) shows a region corresponding to the core portion of the semiconductor device, and (b) shows a region corresponding to the SRAM portion of the semiconductor device.
[0009]
First, as shown in FIGS. 39A and 39B, p is formed on the p-
[0010]
Next, FIG. And (b) As shown, a resist 54 having an opening 54a on the nMOS region 111 side of the nMOS region 111 and the element isolation film 53a and completely covering the SRAM portion is formed. On element isolation film 53a The size of the opening 54a is about half that of the element isolation film 53a. Next, using the resist 54 as a mask, for example, an acceleration voltage of 300 keV, 1.5 × 10 13 The dose amount of B + In the core portion, p − A p-type well 55 deeper than the element isolation film 53 a is formed in the
[0011]
After the resist 54 is removed, as shown in FIGS. 41A and 41B, a resist 56 having an opening 56a at the center of the nMOS region 111 and completely covering the SRAM portion is newly formed. Next, using the resist 56 as a mask, for example, an acceleration voltage of 30 keV, 8 × 10 12 The dose amount of B + By ion implantation of p − A p-
[0012]
After the resist 56 is removed, as shown in FIGS. 42A and 42B, the resist 58 has an opening 58a on the
[0013]
After the resist 58 is removed, as shown in FIGS. 43A and 43B, the resist 61 which has an opening 61a on the
[0014]
After the resist 61 is removed, as shown in FIGS. 44A and 44B, a resist 63 having an opening 63a at the center of the
[0015]
After the resist 63 is removed, as shown in FIGS. 45A and 45B, the resist 65 has an opening 65a on the
[0016]
After the resist 65 is removed, a gate oxide film 68 and a
[0017]
Next, as shown in FIGS. 47A and 47B, sidewalls 70 are formed on the sides of the gate oxide film 68 and the
[0018]
Next, as shown in FIGS. 48A and 48B, a resist 71 having openings 71a and 71b is formed in the nMOS region 111 and the
[0019]
After the resist 71 is removed, as shown in FIGS. 49A and 49B, a resist 73 having openings 73a and 73b is formed in the
[0020]
Thereafter, the ions implanted by annealing are activated, and then a wiring or the like is formed to complete the semiconductor device.
[0021]
Also, a semiconductor device has been proposed in which a region having a high impurity concentration is formed below the element isolation film in order to prevent punch-through under the element isolation region (Japanese Patent Laid-Open No. 8-97378). In the semiconductor device described in this proposal, a high-concentration impurity concentration region is provided in a well in which a MOS transistor is formed, extending to a lower portion of an element isolation film formed around the transistor.
[0022]
[Problems to be solved by the invention]
However, in the SOC, when the occupied area of the memory cell part (SRAM part) and the occupied area of the core part are compared, that of the core part is significantly larger. In the semiconductor device manufactured by the conventional method shown in the figure, Since the width of the element isolation film 53a is widened at the portion, there is a problem in that the area of the entire chip becomes large.
[0023]
Further, in the semiconductor device disclosed in Japanese Patent Application Laid-Open No. 8-97378, since the high concentration impurity concentration region exists below the MOS transistor, the influence on the threshold voltage of the MOS transistor can be considered. This effect becomes significant when the integration is higher. Furthermore, application to SOC is not considered, and when applied to SOC, the number of processes may increase. Furthermore, when applied to the core portion of the SOC, the junction capacitance increases due to the high-concentration impurity region, and the operation may be delayed.
[0024]
These problems are conspicuous in the SOC, but similar problems exist in the memory chip itself if the core portion is a peripheral region such as a decoder.
[0025]
The present invention has been made in view of such a problem, and can occupy a high-speed operation of a core portion on which a logic circuit is formed, and can reduce the occupied area of the core portion. An object of the present invention is to provide a semiconductor device capable of preventing punch-through under the separation region and a manufacturing method thereof.
[0026]
[Means for Solving the Problems]
A semiconductor device according to the present invention includes: A semiconductor layer of a first conductivity type formed by epitaxial growth on the surface and having an impurity concentration lower than that of the base portion is provided. A semiconductor device having a semiconductor substrate of a first conductivity type and a complementary transistor for a core portion and a complementary transistor for a memory cell portion formed on the semiconductor substrate, wherein the complementary transistor for a core portion is the first transistor A first second conductivity type well formed on a conductive type semiconductor substrate, and a first core portion formed in the first second conductivity type well and having a source / drain conductivity type of the first conductivity type MOS transistor and semiconductor substrate of the first conductivity type First conductivity type semiconductor layer A second core-portion MOS transistor having a source / drain conductivity type of the second-conductivity type, an element isolation film for isolating the first and second core-portion MOS transistors from each other, and And a first conductivity type well formed at the second core portion MOS transistor side under the element isolation film and having a higher impurity concentration than the first conductivity type semiconductor substrate.
[0027]
In the present invention, since the first conductivity type well having an impurity concentration higher than that of the semiconductor substrate is formed on the second core portion MOS transistor side under the element isolation film in the core portion, punch-through under the element isolation region is formed. Resistance is improved. For this reason, the width of the element isolation film in the core portion can be reduced, and the area occupied by the core portion can be reduced. Further, since the second core portion MOS transistor is formed on the semiconductor substrate, the junction capacitance is reduced as compared with the conventional one formed in the well. As a result, high speed operation is possible.
[0028]
In the present invention, the complementary transistor for the memory cell portion includes a second first conductivity type well and a second second conductivity type well formed on the first conductivity type semiconductor substrate, and the second conductivity type well. A first MOS transistor for the memory cell portion formed in the second conductivity type well and having a source / drain conductivity type of the first conductivity type; and a source / drain conductivity type formed in the second first conductivity type well. And the second conductivity type well, and the impurity concentration of the first and second conductivity type wells may be equal to each other.
[0029]
In addition, it is preferable that the semiconductor device has a third second conductivity type well that is formed on the first core portion MOS transistor side under the element isolation film and has an impurity concentration higher than that of the first second conductivity type well. In this case, the impurity concentrations of the second and third second conductivity type wells may be equal to each other. By providing the third second conductivity type well, the punch-through resistance under the element isolation region is further improved, so that the occupation area can be further reduced.
[0031]
A method for manufacturing a semiconductor device according to the present invention includes: A semiconductor layer of a first conductivity type formed by epitaxial growth on the surface and having an impurity concentration lower than that of the base portion is provided. In the method of manufacturing a semiconductor device, comprising: forming a complementary transistor for a core portion and a complementary transistor for a memory cell portion on a first conductivity type semiconductor substrate, the complementary transistor for the core portion and the complementary type for the memory cell portion The step of forming a transistor comprises: a first core portion MOS transistor that constitutes the core portion complementary transistor, the source / drain conductivity type being the first conductivity type; Formed in the first conductivity type semiconductor layer of the first conductivity type semiconductor substrate; A first element isolation film for element isolation from a second core part MOS transistor having a source / drain conductivity type of the second conductivity type and a complementary transistor for the memory cell part are formed. A second memory cell portion MOS transistor having a first conductivity type and a second memory cell portion MOS transistor having a source / drain conductivity type of a second conductivity type is isolated from each other. Forming an element isolation film on the first conductivity type semiconductor substrate, and forming an impurity from the first conductivity type semiconductor substrate below the first element isolation film on the second core portion MOS transistor side. A first conductivity type well having a high concentration is formed, and the first conductivity type is formed on the first conductivity type semiconductor substrate in a region where the second memory cell MOS transistor is to be formed. A step of impurity concentration than the semiconductor substrate to form a high second first-conductivity-type well, and having a.
[0032]
In the present invention, since the first first conductivity type well is formed at the same time as the second first conductivity type well, it is possible to improve the punch-through resistance under the element isolation region without increasing the number of steps. is there.
[0033]
In the present invention, the step of forming the complementary transistor for the core portion and the complementary transistor for the memory cell portion includes the step of forming the first conductivity type in the region where the first memory cell portion MOS transistor is to be formed. Forming a second second conductivity type well on the semiconductor substrate and forming a third second conductivity type well on the first core portion MOS transistor side under the first element isolation film; It is desirable to have.
[0034]
The step of forming the complementary transistor for the core portion and the complementary transistor for the memory cell portion includes the step of forming the first memory cell portion after the step of forming the first and second first conductivity type wells. Forming a first second conductivity type well and a second conductivity type channel sequentially on the first conductivity type semiconductor substrate in the region where the MOS transistor is to be formed using the same mask. The step of implanting second conductivity type ions into the first conductivity type semiconductor substrate in the region where the first memory cell portion MOS transistor is to be formed, and the first memory cell portion MOS And implanting the first conductivity type ions into the first conductivity type semiconductor substrate in a region where a transistor is to be formed at a lower dose than the second conductivity type ions.
[0035]
By implanting the first conductivity type ions at a low dose after implanting the second conductivity type ions, the impurity concentration of the well in the first core portion MOS transistor is substantially decreased, so that the junction capacitance is decreased. . As a result, high speed operation is possible.
[0037]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be specifically described with reference to the accompanying drawings. In the following description, the well contact layer provided in the CMOS transistor is the same as the conventional one, and its illustration and description are omitted for the sake of simplicity. In the first embodiment, a complementary transistor (CMOS) constituting an SRAM and a CMOS constituting a peripheral circuit (core) such as a CPU are formed on the same substrate. That is, a system on chip (SOC) is manufactured. FIGS. 1A and 1B to FIGS. 10A and 10B are cross-sectional views showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of steps. In these drawings, (a) shows a region corresponding to the core portion of the semiconductor device, and (b) shows a region corresponding to the SRAM portion of the semiconductor device.
[0038]
First, as shown in FIGS. 1A and 1B, in both regions of the core portion and the SRAM portion, p is formed on the p-
[0039]
Next, as shown in FIG. 2A, a resist 4 having an opening 4a is formed on the
[0040]
After the resist 4 is removed, as shown in FIGS. 3A and 3B, a resist 7 having an
[0041]
After the resist 7 is removed, as shown in FIGS. 4A and 4B, the resist 9 has an opening 9a on the
[0042]
After removing the resist 9, as shown in FIGS. 5A and 5B, a resist 11 having an opening 11a in the center of the
[0043]
After the resist 11 is removed, as shown in FIGS. 6A and 6B, the resist 13 has an opening 13a on the
[0044]
After the resist 13 is peeled off, a
[0045]
Next, as shown in FIGS. 8A and 8B, sidewalls 18 are formed on the sides of the
[0046]
Next, as shown in FIGS. 9A and 9B, a resist 19 having openings 19a and 19b in the
[0047]
After the resist 19 is removed, as shown in FIGS. 10A and 10B, a resist 21 having
[0048]
Thereafter, the ions implanted into each well and the source / drain diffusion layer are activated by annealing at, for example, 1000 ° C. for 10 seconds, and then a wiring or the like is formed by a normal method to complete the semiconductor device.
[0049]
Thus, in the semiconductor device manufactured according to the first embodiment, as shown in FIGS. 10A and 10B, the impurity concentration is p on the
[0050]
N + Source /
[0051]
Furthermore, since the p-type well 5a can be formed simultaneously with the formation of the p-
[0052]
Next, a second embodiment of the present invention will be described. In the second embodiment, the area is further reduced as compared with the first embodiment. FIGS. 11A and 11B to FIGS. 20A and 20B are cross-sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps. In these drawings, (a) shows a region corresponding to the core portion of the semiconductor device, and (b) shows a region corresponding to the SRAM portion of the semiconductor device. Further, in the second embodiment shown in FIGS. 11 (a) and 11 (b) to 20 (a) and (b), FIGS. 1 (a) and (b) to FIGS. 10 (a) and (b) are used. The same components as those of the first embodiment shown are denoted by the same reference numerals, and detailed description thereof is omitted.
[0053]
First, as shown in FIGS. 11A and 11B, p is formed on the p-
[0054]
Next, as shown in FIG. 12A, a resist 4 having an opening 4a is formed on the
[0055]
After the resist 4 is removed, as shown in FIGS. 13A and 13B, a resist 7 having an
[0056]
After removing the resist 7, as shown in FIGS. 14A and 14B, a resist 32 having an opening 32a in the
[0057]
After removing the resist 32, as shown in FIGS. 15A and 15B, a resist 11 having an opening 11a at the center of the
[0058]
After the resist 11 is removed, a resist 35 having an opening 35a on the
[0059]
After the resist 35 is removed, the
[0060]
Next, as shown in FIGS. 18A and 18B, sidewalls 18 are formed on the sides of the
[0061]
Next, as shown in FIGS. 19A and 19B, a resist 19 having openings 19a and 19b in the
[0062]
After the resist 19 is removed, as shown in FIGS. 20A and 20B, a resist 21 having
[0063]
Thereafter, ions implanted into each well and the source / drain diffusion layer are activated by annealing, and then a wiring or the like is formed by a normal method to complete the semiconductor device.
[0064]
As described above, in the semiconductor device manufactured according to the second embodiment, the p-type well 5a is formed on the
[0065]
Further, since the substantial impurity concentration in the n-
[0066]
Further, since the n-type well 36a can be formed simultaneously with the formation of the n-
[0067]
Next, a third embodiment of the present invention will be described. In the third embodiment, the number of steps is reduced from that of the first embodiment. FIGS. 21A and 21B to 29A and 29B are cross-sectional views showing a method of manufacturing a semiconductor device according to the third embodiment of the present invention in the order of steps. In these drawings, (a) shows a region corresponding to the core portion of the semiconductor device, and (b) shows a region corresponding to the SRAM portion of the semiconductor device. Further, in the third embodiment shown in FIGS. 21A and 21B to FIGS. 29A and 29B, FIGS. 1A and 1B to FIG. 10A and FIG. The same components as those of the first embodiment shown are denoted by the same reference numerals, and detailed description thereof is omitted.
[0068]
First, as shown in FIGS. 21A and 21B, p is formed on the p-
[0069]
Next, as shown in FIG. 22A, a resist 4 having an opening 4a on the
[0070]
After the resist 4 is peeled off, as shown in FIGS. 23A and 23B, a resist 7 having an
[0071]
After the resist 7 is removed, as shown in FIGS. 24A and 24B, the resist 9 has an opening 9a on the
[0072]
After stripping the resist 9, as shown in FIGS. 25A and 25B, the resist 13 has an opening 13a on the
[0073]
After the resist 13 is peeled off, a
[0074]
Next, as shown in FIGS. 27A and 27B, sidewalls 18 are formed on the sides of the
[0075]
Next, as shown in FIGS. 28A and 28B, a resist 19 having openings 19a and 19b is formed in the
[0076]
After the resist 19 is removed, as shown in FIGS. 29A and 29B, a resist 21 having
[0077]
Thereafter, ions implanted into each well and the source / drain diffusion layer are activated by annealing, and then a wiring or the like is formed by a normal method to complete the semiconductor device.
[0078]
As described above, according to the third embodiment, since the n-
[0079]
In the semiconductor device manufactured according to the third embodiment, as shown in FIGS. 29A and 29B, the p-type well 5a is formed on the
[0080]
Next, a fourth embodiment of the present invention will be described. In the fourth embodiment, the number of steps is reduced as compared with the second embodiment. 30A and 30B to 38A and 38B are cross-sectional views showing a method of manufacturing a semiconductor device according to the fourth embodiment of the present invention in the order of steps. In these drawings, (a) shows a region corresponding to the core portion of the semiconductor device, and (b) shows a region corresponding to the SRAM portion of the semiconductor device. Further, in the fourth embodiment shown in FIGS. 30A and 30B to FIGS. 38A and 38B, FIGS. 11A and 11B to FIGS. 20A and 20B are used. The same components as those of the second embodiment shown are denoted by the same reference numerals, and detailed description thereof is omitted.
[0081]
First, as shown in FIGS. 30A and 30B, in both regions of the core portion and the SRAM portion, p is formed on the p-
[0082]
Next, as shown in FIG. 31A, a resist 4 having an opening 4a is formed on the
[0083]
After the resist 4 is peeled off, as shown in FIGS. 32A and 32B, a resist 7 having an
[0084]
After removing the resist 7, as shown in FIGS. 33A and 33B, a resist 32 having an opening 32a in the
[0085]
After the resist 32 is removed, as shown in FIGS. 34A and 34B, a resist 35 having an opening 35a is formed on the
[0086]
After the resist 35 is removed, the
[0087]
Next, as shown in FIGS. 36A and 36B, sidewalls 18 are formed on the sides of the
[0088]
Next, as shown in FIGS. 37A and 37B, a resist 19 having openings 19a and 19b is formed in the
[0089]
After removing the resist 19, as shown in FIGS. 38A and 38B, a resist 21 having
[0090]
Thereafter, ions implanted into each well and the source / drain diffusion layer are activated by annealing, and then a wiring or the like is formed by a normal method to complete the semiconductor device.
[0091]
Thus, according to the fourth embodiment, since the n-
[0092]
In the semiconductor device manufactured according to the fourth embodiment, the p-type well 5a is formed on the
[0093]
Note that the conductivity type of the semiconductor substrate is not limited to the p-type, but may be an n-type. In this case, the conductivity type of each well, diffusion layer, etc. may be set to a conductivity type opposite to that of the previous embodiment.
[0094]
【The invention's effect】
As described above in detail, according to the present invention, the first conductivity type well having a higher impurity concentration than that of the semiconductor substrate is provided on the second core portion MOS transistor side under the element isolation film in the core portion. Therefore, the punch-through resistance under the element isolation region can be improved. For this reason, the width of the element isolation film in the core portion can be reduced, and the occupied area of the core portion can be reduced. Further, since the second core portion MOS transistor is formed on the semiconductor substrate, the junction capacitance can be reduced and the operation of the core portion can be speeded up as compared with the conventional one formed in the well. .
[0095]
By providing the third second conductivity type well on the first core portion MOS transistor side under the element isolation film, the punch-through resistance under the element isolation region can be further improved. Can be reduced.
[0096]
Furthermore, since the first first conductivity type well is formed at the same time as the second first conductivity type well, punch-through resistance under the element isolation region can be improved without increasing the number of steps. Further, in producing the well of the first core portion MOS transistor, the second conductivity type ions are implanted into the semiconductor substrate, and then the first conductivity type ions are implanted at a low dose, thereby substantially reducing the impurity concentration of the well. Thus, the junction capacity can be reduced. As a result, higher speed operation is possible.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to a first embodiment of the invention.
FIG. 2 is also a view showing the first embodiment of the present invention, and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 1 (a) and (b).
FIG. 3 is a view similarly showing the first embodiment of the present invention, and is a cross-sectional view showing the next step of the step shown in FIGS. 2 (a) and (b).
FIG. 4 is also a view showing the first embodiment of the present invention, and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 3 (a) and 3 (b).
FIG. 5 is a view similarly showing the first embodiment of the present invention, and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 4 (a) and 4 (b).
FIG. 6 is a view similarly showing the first embodiment of the present invention, and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 5 (a) and 5 (b).
FIG. 7 is also a view showing the first embodiment of the present invention and a cross-sectional view showing a step subsequent to the step shown in FIGS. 6 (a) and (b).
FIG. 8 is a view similarly showing the first embodiment of the present invention, and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 7 (a) and (b).
FIG. 9 is also a view showing the first embodiment of the present invention and a sectional view showing a step subsequent to the steps shown in FIGS. 8 (a) and 8 (b).
FIG. 10 is a view similarly showing the first embodiment of the present invention, and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 9 (a) and (b).
FIG. 11 is a cross-sectional view showing a method for manufacturing a semiconductor device according to a second example of the present invention.
FIG. 12 is a view showing a second embodiment of the present invention, and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 11 (a) and (b).
FIG. 13 is a view showing a second embodiment of the present invention and a sectional view showing a step subsequent to the step shown in FIGS. 12 (a) and 12 (b).
14 is a cross-sectional view showing a second embodiment of the present invention and showing a step subsequent to the step shown in FIGS. 13 (a) and (b). FIG.
FIG. 15 is also a view showing a second embodiment of the present invention, and a sectional view showing a step subsequent to the steps shown in FIGS. 14 (a) and 14 (b).
FIG. 16 is a view showing a second embodiment of the present invention, and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 15 (a) and 15 (b).
FIG. 17 is also a view showing a second embodiment of the present invention and a cross-sectional view showing a step subsequent to the step shown in FIGS. 16 (a) and (b).
FIG. 18 is a cross-sectional view showing a second step of the step shown in FIGS. 17A and 17B, similarly showing the second embodiment of the present invention.
FIG. 19 is a cross-sectional view showing a second step of the step shown in FIGS. 18A and 18B, similarly showing the second embodiment of the present invention.
FIG. 20 is a view similarly showing the second embodiment of the present invention, and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 19 (a) and 19 (b).
FIG. 21 is a cross-sectional view showing the method of manufacturing a semiconductor device according to the third example of the present invention.
FIG. 22 is a view showing a third embodiment of the present invention and is a cross-sectional view showing a step subsequent to the steps shown in FIGS. 21 (a) and (b).
23 is also a view showing a third embodiment of the present invention, and a sectional view showing a step subsequent to the steps shown in FIGS. 22 (a) and (b). FIG.
FIG. 24 is a view similarly showing the third embodiment of the present invention, and is a cross-sectional view showing the next step of the step shown in FIGS. 23 (a) and (b).
FIG. 25 is a view showing a third embodiment of the present invention, and a sectional view showing a step subsequent to the steps shown in FIGS. 24 (a) and 24 (b).
FIG. 26 is a view of the third embodiment of the present invention, and is a cross-sectional view showing the next step of the steps shown in FIGS. 25 (a) and 25 (b).
FIG. 27 is a view showing the third embodiment of the present invention and a sectional view showing a step subsequent to the step shown in FIGS. 26 (a) and (b).
FIG. 28 is a view showing the third embodiment of the present invention and a sectional view showing a step subsequent to the step shown in FIGS. 27 (a) and (b).
FIG. 29 is a view showing the third embodiment of the present invention and a sectional view showing a step subsequent to the step shown in FIGS. 28 (a) and (b).
30 is a cross-sectional view showing a method for manufacturing a semiconductor device according to a fourth example of the invention. FIG.
FIG. 31 is a cross-sectional view showing a step subsequent to the step shown in FIGS. 30A and 30B, similarly showing the fourth embodiment of the present invention.
FIG. 32 is a cross-sectional view showing a step subsequent to the step shown in FIGS. 31A and 31B, similarly showing the fourth embodiment of the present invention.
FIG. 33 is a cross-sectional view showing a step subsequent to the step shown in FIGS. 32A and 32B, similarly showing the fourth embodiment of the present invention.
FIG. 34 is a cross-sectional view showing a step subsequent to the step shown in FIGS. 33A and 33B, similarly showing the fourth embodiment of the present invention.
FIG. 35 is a cross-sectional view showing a step subsequent to the step shown in FIGS. 34 (a) and 34 (b), similarly showing the fourth embodiment of the present invention.
FIG. 36 is a cross-sectional view showing a step subsequent to the step shown in FIGS. 35 (a) and 35 (b), similarly showing the fourth embodiment of the present invention.
FIG. 37 is a cross-sectional view showing a step subsequent to the step shown in FIGS. 36A and 36B, similarly showing the fourth embodiment of the present invention.
FIG. 38 is a view similarly showing a fourth embodiment of the present invention, and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 37 (a) and (b).
FIG. 39 is a cross-sectional view showing a conventional method of manufacturing a semiconductor device.
FIG. 40 is a view similarly showing the conventional manufacturing method, and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 39 (a) and (b).
FIG. 41 is a view similarly showing the conventional manufacturing method, and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 40 (a) and (b).
42 is also a view showing the conventional manufacturing method and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 41 (a) and 41 (b). FIG.
43 is also a view showing a conventional manufacturing method and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 42 (a) and (b). FIG.
44 is also a view showing a conventional manufacturing method and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 43 (a) and 43 (b). FIG.
45 is also a view showing the conventional manufacturing method and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 44 (a) and 44 (b). FIG.
46 is also a view showing a conventional manufacturing method and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 45 (a) and 45 (b). FIG.
47 is also a view showing a conventional manufacturing method and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 46 (a) and 46 (b). FIG.
FIG. 48 is a view similarly showing the conventional manufacturing method and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 47 (a) and 47 (b).
FIG. 49 is a view similarly showing the conventional manufacturing method and is a cross-sectional view showing a step subsequent to the step shown in FIGS. 48 (a) and 48 (b).
50A and 50B are cross-sectional views showing punch-through under an element isolation region in a conventional CMOS transistor.
[Explanation of symbols]
1: Semiconductor substrate
2; Epitaxial layer
3a, 3b, 31; element isolation film
4, 7, 9, 11, 13, 19, 21, 32, 35; resist
4a, 4b, 7a, 9a, 11a, 13a, 19a, 19b, 21a, 21b, 32a, 35a, 35b: opening
5a, 5b; p-type well
6, 8; p-type channel
10, 14, 33, 36a, 36b; n-type well
12, 15, 34, 37, 41, 42; n-type channel
16: Gate oxide film
17; gate electrode
18; sidewall
20, 22: Source / drain diffusion layers
101, 103; nMOS region
102, 104; pMOS region
51; Semiconductor substrate
52; epitaxial layer
53a, 53b; element isolation film
54, 56, 58, 61, 63, 65, 71, 73; resist
54a, 56a, 58a, 61a, 63a, 65a, 71a, 71b, 73a, 73b: opening
55, 59; p-type well
57, 60; p-type channel
62, 66; n-type well
64, 67; n-type channel
68; Gate oxide film
69; gate electrode
70; sidewall
72, 74: Source / drain diffusion layers
81; Semiconductor substrate
82; Element isolation film
83, 84; well
85a, 86a; source diffusion layer
85b, 86b; drain diffusion layer
87; n-channel MOS transistor
88; p-channel MOS transistor
89, 90; insulating film
91, 92; well contact
93, 94; gate electrode
111, 113; nMOS region
112, 114; pMOS region
Claims (7)
前記コア部用相補型トランジスタは、
前記第1導電型のエピタキシャル膜に形成された第1の第2導電型ウェルと、
この第1の第2導電型ウェルに形成されソース・ドレインの導電型が第1導電型である第1のコア部用MOSトランジスタと、
前記第1導電型のエピタキシャル膜に形成されソース・ドレインの導電型が第2導電型である第2のコア部用MOSトランジスタと、
前記第1及び第2のコア部用MOSトランジスタを相互に素子分離し前記エピタキシャル膜よりも厚さの薄い素子分離膜と、
この素子分離膜の下で前記第2のコア部用MOSトランジスタ側に形成され前記第1導電型のエピタキシャル膜より不純物濃度が高い第1の第1導電型ウェルと、
前記第1の第2導電型ウェル内に設けられ、前記素子分離膜まで延在し、前記エピタキシャル膜表面から離間した位置に不純物濃度ピークを有する第2導電型チャネル不純物領域と、
前記第1導電型のエピタキシャル膜内に設けられ、前記第2のコア部用MOSトランジスタのゲート電極下部に局在し、前記エピタキシャル膜表面から離間した位置に不純物濃度ピークを有する第1導電型チャネル不純物領域と、
を有し、
前記メモリセル部用相補型トランジスタは、
前記第1導電型のエピタキシャル膜に形成された第2の第1導電型ウェル及び第2の第2導電型ウェルと、
前記第2の第2導電型ウェルに形成されソース・ドレインの導電型が第1導電型である第1のメモリセル部用MOSトランジスタと、
前記第2の第1導電型ウェルに形成されソース・ドレインの導電型が第2導電型である第2のメモリセル部用MOSトランジスタと、
を有し、
前記第1及び第2の第1導電型ウェルの不純物濃度は、相互に等しいことを特徴とする半導体装置。A first conductive type semiconductor substrate; a first conductive type epitaxial film formed on a surface of the first conductive type semiconductor substrate; and having an impurity concentration lower than that of the first conductive type semiconductor substrate; and the first conductive type In the semiconductor device having the complementary transistor for the core portion and the complementary transistor for the memory cell portion formed in the epitaxial film,
The complementary transistor for the core part is
A first second conductivity type well formed in the first conductivity type epitaxial film;
A first core part MOS transistor formed in the first second conductivity type well and having a source / drain conductivity type of the first conductivity type;
A second core portion MOS transistor formed in the first conductivity type epitaxial film and having a source / drain conductivity type of the second conductivity type;
An element isolation film having a thickness smaller than that of the epitaxial film by isolating the first and second core MOS transistors from each other;
A first first conductivity type well having an impurity concentration higher than that of the first conductivity type epitaxial film formed on the second core portion MOS transistor side under the element isolation film;
A second conductivity type channel impurity region provided in the first second conductivity type well, extending to the element isolation film, and having an impurity concentration peak at a position spaced from the surface of the epitaxial film;
A first conductivity type channel provided in the first conductivity type epitaxial film, localized under the gate electrode of the second core portion MOS transistor, and having an impurity concentration peak at a position separated from the surface of the epitaxial film An impurity region;
Have
The complementary transistor for the memory cell portion is
A second first conductivity type well and a second second conductivity type well formed in the first conductivity type epitaxial film;
A first MOS transistor for a memory cell portion formed in the second second conductivity type well and having a source / drain conductivity type of the first conductivity type;
A second MOS transistor for the memory cell portion formed in the second first conductivity type well and having a source / drain conductivity type of the second conductivity type;
Have
The semiconductor device according to claim 1, wherein impurity concentrations of the first and second first conductivity type wells are equal to each other.
コア部の前記エピタキシャル膜に前記エピタキシャル膜よりも厚さが薄く、前記コア部を、ソース・ドレインが第1導電型である第1のコア部用トランジスタが形成される予定の領域とソース・ドレインが第2導電型である第2のコア部用トランジスタが形成される予定の領域とに分離する第1の素子分離膜を形成する工程と、
メモリセル部の前記エピタキシャル膜に前記エピタキシャル膜よりも厚さが薄く、前記メモリセル部を、ソース・ドレインが第1導電型である第1のメモリセル部用トランジスタが形成される予定の領域とソース・ドレインが第2導電型である第2のメモリセル部用トランジスタが形成される予定の領域とに分離する第2の素子分離膜を形成する工程と、
前記コア部の前記第1の素子分離膜により分離された領域のうち、ソース・ドレインが第1導電型である第1のコア部用トランジスタが形成される予定の領域の前記エピタキシャル膜に、第1の第2導電型ウェルを形成する工程と、
前記第1の素子分離膜の下であって前記第2のコア部用トランジスタが形成される予定の領域側に前記エピタキシャル膜よりも不純物濃度の高い第1の第1導電型ウェルを形成し、同時に、前記第2のメモリセル部用トランジスタが形成される予定の領域の前記エピタキシャル膜に、前記エピタキシャル膜よりも不純物濃度の高い第2の第1導電型ウェルを形成する工程と、
前記第1の第2導電型ウェル内に設けられ、前記第1の素子分離膜まで延在し、前記エピタキシャル膜表面から離間した位置に不純物濃度ピークを有する第2導電型チャネルを形成する工程と、
前記第1導電型のエピタキシャル膜内に設けられ、前記第2のコア部用MOSトランジスタのゲート電極下部に局在し、前記エピタキシャル膜表面から離間した位置に不純物濃度ピークを有する第1導電型チャネルを形成する工程と、
前記第1の第2導電型ウェル中に前記第1のコア部用トランジスタを形成し、前記エピタキシャル膜中にウェルを形成することなく前記第2のコア部用トランジスタを形成することにより、コア部用相補型トランジスタを形成する工程と、
前記メモリセル部にメモリセル部用相補型トランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。Forming a first conductivity type epitaxial film having a lower impurity concentration than the semiconductor substrate on a first conductivity type semiconductor substrate;
The epitaxial film of the core part is thinner than the epitaxial film, and the core part is formed with regions and source / drains in which the first core part transistor whose source / drain is of the first conductivity type is to be formed. Forming a first element isolation film that is separated from a region where a second core part transistor of the second conductivity type is to be formed;
The epitaxial film of the memory cell portion is thinner than the epitaxial film, and the memory cell portion includes a region where a first memory cell portion transistor having a source / drain of the first conductivity type is to be formed. A step of forming a second element isolation film that is separated from a region where a second memory cell transistor for a source / drain of the second conductivity type is to be formed;
Of the regions separated by the first element isolation film of the core portion, the epitaxial film in the region where the first core portion transistor whose source and drain are of the first conductivity type is to be formed Forming a second conductivity type well of 1;
Forming a first first conductivity type well having an impurity concentration higher than that of the epitaxial film below the first element isolation film and on a region where the second core portion transistor is to be formed; At the same time, forming a second first conductivity type well having an impurity concentration higher than that of the epitaxial film in the epitaxial film in a region where the second memory cell transistor is to be formed;
Forming a second conductivity type channel provided in the first second conductivity type well, extending to the first element isolation film, and having an impurity concentration peak at a position separated from the surface of the epitaxial film; ,
A first conductivity type channel provided in the first conductivity type epitaxial film, localized under the gate electrode of the second core portion MOS transistor, and having an impurity concentration peak at a position separated from the surface of the epitaxial film Forming a step ;
By pre-Symbol the first core portion transistor is formed in the first second conductivity-type well, forming the second core portion transistor without forming a well in said epitaxial layer, the core Forming a complementary transistor for a portion;
Forming a complementary transistor for a memory cell portion in the memory cell portion;
A method for manufacturing a semiconductor device, comprising:
を有することを特徴とする請求項4又は5に記載の半導体装置の製造方法。After the step of forming a pre-Symbol first and second first-conductivity-type well, a second conductivity type in the epitaxial layer of the first conductivity type region in which the MOS transistor for the first core portion is formed Forming a first second conductivity type well by implanting ions and implanting a first conductivity type ion at a lower dose than the second conductivity type ions;
The method of manufacturing a semiconductor device according to claim 4, wherein:
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