JPH11150247A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11150247A JPH11150247A JP9318787A JP31878797A JPH11150247A JP H11150247 A JPH11150247 A JP H11150247A JP 9318787 A JP9318787 A JP 9318787A JP 31878797 A JP31878797 A JP 31878797A JP H11150247 A JPH11150247 A JP H11150247A
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Abstract
(57)【要約】
【課題】 ＬＯＣＯＳ酸化膜の膜厚の均一化を図ること
で平坦化を可能とすると共に、メモリセル部に形成する
ＬＯＣＯＳ酸化膜のバーズビーク量の低減を図ることで
微細化を可能とする。 【解決手段】 半導体基板１上のパッド酸化膜２上にＬ
ＯＣＯＳ酸化膜形成領域上が開口されたシリコン窒化膜
４を形成した後、周辺回路部Ｂとメモリセル部Ａに形成
したシリコン窒化膜４の上部及び側部を被覆するように
ホトレジスト膜５を形成した状態で、該ホトレジスト膜
５をマスクにして前記メモリセル部Ａの基板表層とパッ
ド酸化膜２との界面にヒ素イオンあるいはリンイオン等
のＮ型不純物イオンを注入する。次に、前記ホトレジス
ト膜５を除去した後、全面をＬＯＣＯＳ法により熱酸化
してＬＯＣＯＳ酸化膜を形成するものである。
で平坦化を可能とすると共に、メモリセル部に形成する
ＬＯＣＯＳ酸化膜のバーズビーク量の低減を図ることで
微細化を可能とする。 【解決手段】 半導体基板１上のパッド酸化膜２上にＬ
ＯＣＯＳ酸化膜形成領域上が開口されたシリコン窒化膜
４を形成した後、周辺回路部Ｂとメモリセル部Ａに形成
したシリコン窒化膜４の上部及び側部を被覆するように
ホトレジスト膜５を形成した状態で、該ホトレジスト膜
５をマスクにして前記メモリセル部Ａの基板表層とパッ
ド酸化膜２との界面にヒ素イオンあるいはリンイオン等
のＮ型不純物イオンを注入する。次に、前記ホトレジス
ト膜５を除去した後、全面をＬＯＣＯＳ法により熱酸化
してＬＯＣＯＳ酸化膜を形成するものである。
Description
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくいえば、メモリセル部と周辺回
路部に形成される素子分離膜の膜厚の均一化を図ると共
に、メモリセル部に形成する素子分離膜端部のバーズビ
ークをより小さくなるように形成することで微細化を図
る技術に関する。
法に関し、さらに詳しくいえば、メモリセル部と周辺回
路部に形成される素子分離膜の膜厚の均一化を図ると共
に、メモリセル部に形成する素子分離膜端部のバーズビ
ークをより小さくなるように形成することで微細化を図
る技術に関する。
【従来の技術】従来の半導体装置の製造方法について図
面を参照しながら説明する。先ず、図８に示すように一
導電型、例えばＰ型の半導体基板５１上におよそ５００
Åの膜厚のパッド酸化膜５２及びおよそ７００Åの膜厚
のポリシリコン膜５３を形成した後、該ポリシリコン膜
５３上に後述する素子分離膜形成領域上に開口部を有す
るおよそ１５００Åの膜厚のシリコン窒化膜５４を形成
する。続いて、図９に示すように前記シリコン窒化膜５
４をマスクにしてＬＯＣＯＳ（local oxidation of sil
icon）法により素子分離膜としてのＬＯＣＯＳ酸化膜５
５を形成する。このときのＬＯＣＯＳ酸化の条件は、９
００℃で、４００分、パイロ酸化することでＬＯＣＯＳ
酸化膜５５を形成している。次に、図１０に示すように
前記シリコン窒化膜５４、ポリシリコン膜５３及びパッ
ド酸化膜５２を除去した後、図１１に示すように前記基
板上を熱酸化してＬＯＣＯＳ酸化膜５５以外のチャネル
領域上にゲート酸化膜５６を形成した後、ＬＯＣＯＳ酸
化膜５５を貫通する注入条件で一導電型、Ｐ型不純物と
して、例えばボロンイオン（11Ｂ+ ）を注入して、ＬＯ
ＣＯＳ酸化膜５５下及びチャネル領域の下方深くに注入
する。これにより、ＬＯＣＯＳ酸化膜５５下に注入され
たイオンは、反転防止用のチャネルストッパ層５７を形
成する。続いて、図１２に示すようにメモリセル部及び
周辺回路部の各チャネル領域上にＭＯＳトランジスタを
形成するため、ポリシリコン膜を形成した後、該ポリシ
リコン膜をパターニングしてゲート電極５９を形成した
後、該ゲート電極５９の端部に隣接するように逆導電
型、例えば、Ｎ型不純物としてリンイオン（31Ｐ+）あ
るいはヒ素イオン（73Ａｓ+ ）を基板表層に注入して、
ソース・ドレイン拡散層６０，６１を形成する。その
後、不純物イオンを活性化するためのアニール処理を行
い、更に、実際のＬＳＩ製造においては、この後の絶縁
膜の形成、コンタクトホールの形成、電極配線の形成等
の工程が継続する。尚、特に説明は省略したが、各Ｎチ
ャネル型ＭＯＳトランジスタの各しきい値電圧を調整す
るため、各チャネル領域下にボロンイオン（11Ｂ+ ）等
を注入して、各トランジスタのしきい値電圧を調整する
ことは、周知の通りである。
面を参照しながら説明する。先ず、図８に示すように一
導電型、例えばＰ型の半導体基板５１上におよそ５００
Åの膜厚のパッド酸化膜５２及びおよそ７００Åの膜厚
のポリシリコン膜５３を形成した後、該ポリシリコン膜
５３上に後述する素子分離膜形成領域上に開口部を有す
るおよそ１５００Åの膜厚のシリコン窒化膜５４を形成
する。続いて、図９に示すように前記シリコン窒化膜５
４をマスクにしてＬＯＣＯＳ（local oxidation of sil
icon）法により素子分離膜としてのＬＯＣＯＳ酸化膜５
５を形成する。このときのＬＯＣＯＳ酸化の条件は、９
００℃で、４００分、パイロ酸化することでＬＯＣＯＳ
酸化膜５５を形成している。次に、図１０に示すように
前記シリコン窒化膜５４、ポリシリコン膜５３及びパッ
ド酸化膜５２を除去した後、図１１に示すように前記基
板上を熱酸化してＬＯＣＯＳ酸化膜５５以外のチャネル
領域上にゲート酸化膜５６を形成した後、ＬＯＣＯＳ酸
化膜５５を貫通する注入条件で一導電型、Ｐ型不純物と
して、例えばボロンイオン（11Ｂ+ ）を注入して、ＬＯ
ＣＯＳ酸化膜５５下及びチャネル領域の下方深くに注入
する。これにより、ＬＯＣＯＳ酸化膜５５下に注入され
たイオンは、反転防止用のチャネルストッパ層５７を形
成する。続いて、図１２に示すようにメモリセル部及び
周辺回路部の各チャネル領域上にＭＯＳトランジスタを
形成するため、ポリシリコン膜を形成した後、該ポリシ
リコン膜をパターニングしてゲート電極５９を形成した
後、該ゲート電極５９の端部に隣接するように逆導電
型、例えば、Ｎ型不純物としてリンイオン（31Ｐ+）あ
るいはヒ素イオン（73Ａｓ+ ）を基板表層に注入して、
ソース・ドレイン拡散層６０，６１を形成する。その
後、不純物イオンを活性化するためのアニール処理を行
い、更に、実際のＬＳＩ製造においては、この後の絶縁
膜の形成、コンタクトホールの形成、電極配線の形成等
の工程が継続する。尚、特に説明は省略したが、各Ｎチ
ャネル型ＭＯＳトランジスタの各しきい値電圧を調整す
るため、各チャネル領域下にボロンイオン（11Ｂ+ ）等
を注入して、各トランジスタのしきい値電圧を調整する
ことは、周知の通りである。
【発明が解決しようとする課題】しかしながら、前述し
たようなメモリセル部Ａと周辺回路部Ｂとを有する半導
体装置においては、回路パターン設計上の制約等から図
８に示すようにＬＯＣＯＳ酸化膜５５形成用のスペース
Ｆが異なり、メモリセル部ＡのスペースＦ１の方が周辺
回路部ＢのスペースＦ２より狭くなっている。これは、
メモリセル部Ａでは同じ構造（例えば、Ｎ型トランジス
タ構造）のものをできるだけ多数配置することで集積度
をあげるという要望があり、また周辺回路部ＢではＰ領
域、Ｎ領域を分離するための分離領域を広く取る必要が
あるという制約があるためである。このようにメモリセ
ル部Ａのような隣り合う素子分離膜の間が密な領域と周
辺回路部Ｂのような隣り合う素子分離膜の間が粗な領域
を有する半導体装置において、スペースＦが異なる場合
には、ＬＯＣＯＳ酸化膜５５の成長具合も異なり、狭い
側のメモリセル部Ａに形成されるＬＯＣＯＳ酸化膜５５
の膜厚（図１０に示すＴ１（例えば、３２００Å））が
周辺回路部Ｂに形成されるＬＯＣＯＳ酸化膜５５の膜厚
（図１０に示すＴ２（例えば、３４００Å））より薄く
なってしまう。このＬＯＣＯＳ酸化膜５５の膜厚が薄い
と、ＬＯＣＯＳ酸化膜５５下でのリークが発生し易くな
るという問題がある。従来では、メモリセル部Ａに形成
するＬＯＣＯＳ酸化膜５５の膜厚Ｔ１を基準に酸化時
間、酸化温度を設定していた。このため、周辺回路部Ｂ
に形成するＬＯＣＯＳ酸化膜５５の膜厚Ｔ２は、必要以
上に厚くなってしまい、平坦化の妨げとなっていた。そ
こで、本出願人は、メモリセル部のＬＯＣＯＳ酸化膜形
成領域に不純物イオンを注入した後、ＬＯＣＯＳ酸化す
ることでメモリセル部のＬＯＣＯＳ酸化膜を増速酸化さ
せて、該メモリセル部に形成するＬＯＣＯＳ酸化膜の膜
厚と周辺回路部に形成するＬＯＣＯＳ酸化膜の膜厚とが
ほぼ同等になるように形成し、平坦化に有利な技術を発
明した。しかしながら、この場合、メモリセル部内のＬ
ＯＣＯＳ酸化膜を形成する領域全面に不純物イオンを注
入していたため、メモリセル部に形成するＬＯＣＯＳ酸
化膜の縦方向への増速酸化と共に、横方向への増速酸化
も行われるため、ＬＯＣＯＳ酸化膜の端部、いわゆるバ
ーズビーク部も延びてしまい、更なる微細化への要望に
対応し切れていなかった。従って、本発明はＬＯＣＯＳ
酸化膜の膜厚の均一化を図ることで平坦化を可能とする
と共に、メモリセル部に形成するＬＯＣＯＳ酸化膜のバ
ーズビーク量の低減を図ることで微細化を可能とするこ
とを目的とする。
たようなメモリセル部Ａと周辺回路部Ｂとを有する半導
体装置においては、回路パターン設計上の制約等から図
８に示すようにＬＯＣＯＳ酸化膜５５形成用のスペース
Ｆが異なり、メモリセル部ＡのスペースＦ１の方が周辺
回路部ＢのスペースＦ２より狭くなっている。これは、
メモリセル部Ａでは同じ構造（例えば、Ｎ型トランジス
タ構造）のものをできるだけ多数配置することで集積度
をあげるという要望があり、また周辺回路部ＢではＰ領
域、Ｎ領域を分離するための分離領域を広く取る必要が
あるという制約があるためである。このようにメモリセ
ル部Ａのような隣り合う素子分離膜の間が密な領域と周
辺回路部Ｂのような隣り合う素子分離膜の間が粗な領域
を有する半導体装置において、スペースＦが異なる場合
には、ＬＯＣＯＳ酸化膜５５の成長具合も異なり、狭い
側のメモリセル部Ａに形成されるＬＯＣＯＳ酸化膜５５
の膜厚（図１０に示すＴ１（例えば、３２００Å））が
周辺回路部Ｂに形成されるＬＯＣＯＳ酸化膜５５の膜厚
（図１０に示すＴ２（例えば、３４００Å））より薄く
なってしまう。このＬＯＣＯＳ酸化膜５５の膜厚が薄い
と、ＬＯＣＯＳ酸化膜５５下でのリークが発生し易くな
るという問題がある。従来では、メモリセル部Ａに形成
するＬＯＣＯＳ酸化膜５５の膜厚Ｔ１を基準に酸化時
間、酸化温度を設定していた。このため、周辺回路部Ｂ
に形成するＬＯＣＯＳ酸化膜５５の膜厚Ｔ２は、必要以
上に厚くなってしまい、平坦化の妨げとなっていた。そ
こで、本出願人は、メモリセル部のＬＯＣＯＳ酸化膜形
成領域に不純物イオンを注入した後、ＬＯＣＯＳ酸化す
ることでメモリセル部のＬＯＣＯＳ酸化膜を増速酸化さ
せて、該メモリセル部に形成するＬＯＣＯＳ酸化膜の膜
厚と周辺回路部に形成するＬＯＣＯＳ酸化膜の膜厚とが
ほぼ同等になるように形成し、平坦化に有利な技術を発
明した。しかしながら、この場合、メモリセル部内のＬ
ＯＣＯＳ酸化膜を形成する領域全面に不純物イオンを注
入していたため、メモリセル部に形成するＬＯＣＯＳ酸
化膜の縦方向への増速酸化と共に、横方向への増速酸化
も行われるため、ＬＯＣＯＳ酸化膜の端部、いわゆるバ
ーズビーク部も延びてしまい、更なる微細化への要望に
対応し切れていなかった。従って、本発明はＬＯＣＯＳ
酸化膜の膜厚の均一化を図ることで平坦化を可能とする
と共に、メモリセル部に形成するＬＯＣＯＳ酸化膜のバ
ーズビーク量の低減を図ることで微細化を可能とするこ
とを目的とする。
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、メモリセル部のような隣り合う
素子分離膜の間が密な領域と周辺回路部のような隣り合
う素子分離膜の間が粗な領域を有する半導体装置の製造
方法において、半導体基板上のパッド酸化膜上に素子分
離膜形成領域上が開口されたシリコン窒化膜を形成した
後、前記周辺回路部とメモリセル部に形成したシリコン
窒化膜の上部及び側部を被覆するようにホトレジスト膜
を形成した状態で、該ホトレジスト膜をマスクにして前
記メモリセル部の基板表層とパッド酸化膜との界面にヒ
素イオンあるいはリンイオン等のＮ型不純物イオンを注
入する。次に、前記ホトレジスト膜を除去した後、全面
をＬＯＣＯＳ法により熱酸化して素子分離膜を形成する
ことで、メモリセル部に形成する素子分離膜を増速酸化
させて前記メモリセル部及び周辺回路部にそれぞれ形成
する素子分離膜の膜厚がほぼ同等となるように形成する
と共にメモリセル部に形成する素子分離膜のバーズビー
クがより小さくなるように形成することを特徴とするも
のである。
に鑑み成されたもので、メモリセル部のような隣り合う
素子分離膜の間が密な領域と周辺回路部のような隣り合
う素子分離膜の間が粗な領域を有する半導体装置の製造
方法において、半導体基板上のパッド酸化膜上に素子分
離膜形成領域上が開口されたシリコン窒化膜を形成した
後、前記周辺回路部とメモリセル部に形成したシリコン
窒化膜の上部及び側部を被覆するようにホトレジスト膜
を形成した状態で、該ホトレジスト膜をマスクにして前
記メモリセル部の基板表層とパッド酸化膜との界面にヒ
素イオンあるいはリンイオン等のＮ型不純物イオンを注
入する。次に、前記ホトレジスト膜を除去した後、全面
をＬＯＣＯＳ法により熱酸化して素子分離膜を形成する
ことで、メモリセル部に形成する素子分離膜を増速酸化
させて前記メモリセル部及び周辺回路部にそれぞれ形成
する素子分離膜の膜厚がほぼ同等となるように形成する
と共にメモリセル部に形成する素子分離膜のバーズビー
クがより小さくなるように形成することを特徴とするも
のである。
【発明の実施の形態】以下で、本発明の一実施形態に係
る半導体装置の製造方法について図面を参照しながら説
明する。先ず、図１に示すように一導電型、例えばＰ型
の半導体基板１上におよそ５００Åの膜厚のパッド酸化
膜２及びおよそ７００Åの膜厚のポリシリコン膜３を形
成した後、該ポリシリコン膜３上に後述する素子分離膜
形成領域上に開口部を有するおよそ１５００Åの膜厚の
シリコン窒化膜４を形成する。続いて、図２に示すよう
に周辺回路部Ｂ上とメモリセル部Ａに形成したシリコン
窒化膜４の上部及び側部を被覆するようにホトレジスト
膜５を形成した後、該ホトレジスト膜５をマスクにして
メモリセル部Ａに逆導電型、例えばＮ型不純物としてヒ
素イオン（73Ａｓ+ ）を例えば、加速電圧１１０Ｋｅ
Ｖ、注入量５×１０15／ｃｍ2 の条件で注入すること
で、メモリセル部Ａのパッド酸化膜２と基板１との界面
に注入する。すなわち、基板１表面の不純物濃度が一番
高くなるように注入する。尚、ヒ素イオン（73Ａｓ+ ）
の代わりにリンイオン（31Ｐ+ ）を注入しても良い。次
に、ＬＯＣＯＳ（local oxidation of silicon）法によ
り素子分離膜としてのＬＯＣＯＳ酸化膜６を形成する。
このときのＬＯＣＯＳ酸化の条件は、９００℃で、３８
０分、パイロ酸化することで、ＬＯＣＯＳ酸化膜６を形
成している。そして、前述したメモリセル部Ａのパッド
酸化膜２と基板１との界面に注入させたヒ素イオン（73
Ａｓ+ ）によりメモリセル部Ａに形成するＬＯＣＯＳ酸
化膜６の成長が増速される。尚、図７はヒ素イオン（73
Ａｓ+ ）を注入した際のＬＯＣＯＳ酸化膜の増速度と温
度との関係を示す図であり、図示するようにヒ素イオン
（73Ａｓ+ ）を注入量５×１０15／ｃｍ2 の条件で注入
した場合に、９００℃でパイロ酸化することで、６％の
増速酸化が行われる。従って、メモリセル部ＡのＬＯＣ
ＯＳ酸化膜６を３２００Å必要とする場合に、同様に周
辺回路部ＢのＬＯＣＯＳ酸化膜６を３２００Åとした場
合、従来では３０００Åであるが、本実施の形態では３
０００Åの６％増速が図れ、結果として３１８０Åが得
られ、メモリセル部ＡのＬＯＣＯＳ酸化膜６の膜厚と周
辺回路部ＢのＬＯＣＯＳ酸化膜６の膜厚をほぼ同等の膜
厚に形成できる。このようにメモリセル部Ａに形成する
ＬＯＣＯＳ酸化膜６を増速酸化することで、図４に示す
ようにメモリセル部Ａに形成するＬＯＣＯＳ酸化膜６の
膜厚と周辺回路部Ｂに形成するＬＯＣＯＳ酸化膜６の膜
厚をほぼ同等（Ｔ１（例えば、３２００Å））に揃える
ことができ、従来では周辺回路部Ｂに形成するＬＯＣＯ
Ｓ酸化膜の膜厚とメモリセル部Ａに形成するＬＯＣＯＳ
酸化膜の膜厚とが異なることで発生していた段差の低減
を図ることができる。また、本発明では、増速酸化させ
る領域（メモリセル部ＡのＬＯＣＯＳ形成領域）上に開
口を有するシリコン窒化膜４の上部及び側部を被覆する
ようにホトレジスト膜５を形成しているため、後工程で
形成されるＬＯＣＯＳ酸化膜６の端部にはヒ素イオン
（73Ａｓ+ ）が注入されないため、その部分は増速酸化
されることがなく、バーズビーク量が増大することがな
い。従って、本発明において、ＬＯＣＯＳ酸化膜形成領
域上を開口するシリコン窒化膜４の上部及び側部を被覆
するようにホトレジスト膜５を形成して、ＬＯＣＯＳ酸
化した際にＬＯＣＯＳ酸化膜６の端部となる領域には、
ヒ素イオン（73Ａｓ+ ）を注入しないで、増速酸化が起
きないようにすることで、酸化時間が短くても十分な膜
厚のＬＯＣＯＳ酸化膜６を形成できると共に、メモリセ
ル部Ａに形成する素子分離膜の端部であるバーズビーク
部は、従来に比べて増速酸化されない。従って、ＬＯＣ
ＯＳ酸化膜６の横方向の酸化成長をより小さくすること
ができ、従来の図１０に示すメモリセル部ＡのＬＯＣＯ
Ｓ酸化膜５５の横方向のサイズＬ２より図４に示すメモ
リセル部ＡのＬＯＣＯＳ酸化膜６の横方向のサイズＬ１
を小さくすることができる。尚、ボロンイオン（11Ｂ+
）、二フッ化ボロンイオン（47ＢＦ2+）等のＰ型不純
物イオンを注入しても良いが、Ｎ型不純物イオンの方が
より増速効果が得られる。これは、ヒ素イオン（73Ａｓ
+ ）やリンイオン（31Ｐ+ ）等のＮ型不純物は、基板
（Ｓｉ）とパッド酸化膜（ＳｉＯ2 ）との界面に注入さ
れて、後の熱酸化時にＳｉ表面に多くの不純物が集ま
り、酸化されるＳｉ表面は常に不純物リッチな状態とな
って増速が起こり易いためである。そして、ボロンイオ
ン（11Ｂ+ ）はＳｉＯ2 膜中に拡散し易く、Ｓｉ表面が
不純物が足らない状態となるためである。続いて、図５
に示すように前記シリコン窒化膜４、ポリシリコン膜３
及びパッド酸化膜２を除去した後、前記基板上を熱酸化
してＬＯＣＯＳ酸化膜６以外のチャネル領域上にゲート
酸化膜７を形成した後、ＬＯＣＯＳ酸化膜６を貫通する
注入条件で一導電型、Ｐ型不純物として、例えばボロン
イオン（11Ｂ+ ）を注入して、ＬＯＣＯＳ酸化膜６下及
びチャネル領域の下方深くに注入する。これにより、Ｌ
ＯＣＯＳ酸化膜６下に注入されたイオンは、反転防止用
のチャネルストッパ層８を形成する。続いて、図６に示
すようにメモリセル部及び周辺回路部の各チャネル領域
上にＭＯＳトランジスタを形成するため、基板上にポリ
シリコン膜を形成した後、該ポリシリコン膜をパターニ
ングしてゲート電極１０を形成し、該ゲート電極１０の
端部に隣接するように基板表層にＮ型不純物（例えば、
リンイオン（11Ｐ+ ）、ヒ素イオン（73Ａｓ+ ）等）を
注入してソース・ドレイン拡散層１１，１２を形成す
る。その後、不純物イオンを活性化するためのアニール
処理を行い、更に、実際のＬＳＩ製造においては、この
後の絶縁膜の形成、コンタクトホールの形成、電極配線
の形成等の工程が継続する。尚、特に説明は省略した
が、各Ｎチャネル型ＭＯＳトランジスタの各しきい値電
圧を調整するため、各チャネル領域下にボロンイオン
（11Ｂ+ ）等を注入して、各トランジスタのしきい値電
圧を調整することは、周知の通りである。以上、説明し
たように本発明では、メモリセル部に形成するＬＯＣＯ
Ｓ酸化膜を増速酸化させることで、メモリセル部と周辺
回路部にそれぞれ形成するＬＯＣＯＳ酸化膜の膜厚をほ
ぼ同等に形成することができるようになり、平坦化が図
れる。また、ＬＯＣＯＳ酸化時間を従来より短縮するこ
とができ、作業時間の短縮化が図れる。更に、増速酸化
の発生を抑制したい領域（ＬＯＣＯＳ酸化膜端部のバー
ズビークとなる領域）にはヒ素イオン（73Ａｓ+ ）を注
入しないように、ＬＯＣＯＳ酸化膜形成領域上に開口を
有するシリコン窒化膜４の上部及び側部をホトレジスト
膜５で被覆することで、メモリセル部に形成するＬＯＣ
ＯＳ酸化膜６の横方向の増速酸化を抑制でき、バーズビ
ーク量を低減することができ、微細化が図れる。
る半導体装置の製造方法について図面を参照しながら説
明する。先ず、図１に示すように一導電型、例えばＰ型
の半導体基板１上におよそ５００Åの膜厚のパッド酸化
膜２及びおよそ７００Åの膜厚のポリシリコン膜３を形
成した後、該ポリシリコン膜３上に後述する素子分離膜
形成領域上に開口部を有するおよそ１５００Åの膜厚の
シリコン窒化膜４を形成する。続いて、図２に示すよう
に周辺回路部Ｂ上とメモリセル部Ａに形成したシリコン
窒化膜４の上部及び側部を被覆するようにホトレジスト
膜５を形成した後、該ホトレジスト膜５をマスクにして
メモリセル部Ａに逆導電型、例えばＮ型不純物としてヒ
素イオン（73Ａｓ+ ）を例えば、加速電圧１１０Ｋｅ
Ｖ、注入量５×１０15／ｃｍ2 の条件で注入すること
で、メモリセル部Ａのパッド酸化膜２と基板１との界面
に注入する。すなわち、基板１表面の不純物濃度が一番
高くなるように注入する。尚、ヒ素イオン（73Ａｓ+ ）
の代わりにリンイオン（31Ｐ+ ）を注入しても良い。次
に、ＬＯＣＯＳ（local oxidation of silicon）法によ
り素子分離膜としてのＬＯＣＯＳ酸化膜６を形成する。
このときのＬＯＣＯＳ酸化の条件は、９００℃で、３８
０分、パイロ酸化することで、ＬＯＣＯＳ酸化膜６を形
成している。そして、前述したメモリセル部Ａのパッド
酸化膜２と基板１との界面に注入させたヒ素イオン（73
Ａｓ+ ）によりメモリセル部Ａに形成するＬＯＣＯＳ酸
化膜６の成長が増速される。尚、図７はヒ素イオン（73
Ａｓ+ ）を注入した際のＬＯＣＯＳ酸化膜の増速度と温
度との関係を示す図であり、図示するようにヒ素イオン
（73Ａｓ+ ）を注入量５×１０15／ｃｍ2 の条件で注入
した場合に、９００℃でパイロ酸化することで、６％の
増速酸化が行われる。従って、メモリセル部ＡのＬＯＣ
ＯＳ酸化膜６を３２００Å必要とする場合に、同様に周
辺回路部ＢのＬＯＣＯＳ酸化膜６を３２００Åとした場
合、従来では３０００Åであるが、本実施の形態では３
０００Åの６％増速が図れ、結果として３１８０Åが得
られ、メモリセル部ＡのＬＯＣＯＳ酸化膜６の膜厚と周
辺回路部ＢのＬＯＣＯＳ酸化膜６の膜厚をほぼ同等の膜
厚に形成できる。このようにメモリセル部Ａに形成する
ＬＯＣＯＳ酸化膜６を増速酸化することで、図４に示す
ようにメモリセル部Ａに形成するＬＯＣＯＳ酸化膜６の
膜厚と周辺回路部Ｂに形成するＬＯＣＯＳ酸化膜６の膜
厚をほぼ同等（Ｔ１（例えば、３２００Å））に揃える
ことができ、従来では周辺回路部Ｂに形成するＬＯＣＯ
Ｓ酸化膜の膜厚とメモリセル部Ａに形成するＬＯＣＯＳ
酸化膜の膜厚とが異なることで発生していた段差の低減
を図ることができる。また、本発明では、増速酸化させ
る領域（メモリセル部ＡのＬＯＣＯＳ形成領域）上に開
口を有するシリコン窒化膜４の上部及び側部を被覆する
ようにホトレジスト膜５を形成しているため、後工程で
形成されるＬＯＣＯＳ酸化膜６の端部にはヒ素イオン
（73Ａｓ+ ）が注入されないため、その部分は増速酸化
されることがなく、バーズビーク量が増大することがな
い。従って、本発明において、ＬＯＣＯＳ酸化膜形成領
域上を開口するシリコン窒化膜４の上部及び側部を被覆
するようにホトレジスト膜５を形成して、ＬＯＣＯＳ酸
化した際にＬＯＣＯＳ酸化膜６の端部となる領域には、
ヒ素イオン（73Ａｓ+ ）を注入しないで、増速酸化が起
きないようにすることで、酸化時間が短くても十分な膜
厚のＬＯＣＯＳ酸化膜６を形成できると共に、メモリセ
ル部Ａに形成する素子分離膜の端部であるバーズビーク
部は、従来に比べて増速酸化されない。従って、ＬＯＣ
ＯＳ酸化膜６の横方向の酸化成長をより小さくすること
ができ、従来の図１０に示すメモリセル部ＡのＬＯＣＯ
Ｓ酸化膜５５の横方向のサイズＬ２より図４に示すメモ
リセル部ＡのＬＯＣＯＳ酸化膜６の横方向のサイズＬ１
を小さくすることができる。尚、ボロンイオン（11Ｂ+
）、二フッ化ボロンイオン（47ＢＦ2+）等のＰ型不純
物イオンを注入しても良いが、Ｎ型不純物イオンの方が
より増速効果が得られる。これは、ヒ素イオン（73Ａｓ
+ ）やリンイオン（31Ｐ+ ）等のＮ型不純物は、基板
（Ｓｉ）とパッド酸化膜（ＳｉＯ2 ）との界面に注入さ
れて、後の熱酸化時にＳｉ表面に多くの不純物が集ま
り、酸化されるＳｉ表面は常に不純物リッチな状態とな
って増速が起こり易いためである。そして、ボロンイオ
ン（11Ｂ+ ）はＳｉＯ2 膜中に拡散し易く、Ｓｉ表面が
不純物が足らない状態となるためである。続いて、図５
に示すように前記シリコン窒化膜４、ポリシリコン膜３
及びパッド酸化膜２を除去した後、前記基板上を熱酸化
してＬＯＣＯＳ酸化膜６以外のチャネル領域上にゲート
酸化膜７を形成した後、ＬＯＣＯＳ酸化膜６を貫通する
注入条件で一導電型、Ｐ型不純物として、例えばボロン
イオン（11Ｂ+ ）を注入して、ＬＯＣＯＳ酸化膜６下及
びチャネル領域の下方深くに注入する。これにより、Ｌ
ＯＣＯＳ酸化膜６下に注入されたイオンは、反転防止用
のチャネルストッパ層８を形成する。続いて、図６に示
すようにメモリセル部及び周辺回路部の各チャネル領域
上にＭＯＳトランジスタを形成するため、基板上にポリ
シリコン膜を形成した後、該ポリシリコン膜をパターニ
ングしてゲート電極１０を形成し、該ゲート電極１０の
端部に隣接するように基板表層にＮ型不純物（例えば、
リンイオン（11Ｐ+ ）、ヒ素イオン（73Ａｓ+ ）等）を
注入してソース・ドレイン拡散層１１，１２を形成す
る。その後、不純物イオンを活性化するためのアニール
処理を行い、更に、実際のＬＳＩ製造においては、この
後の絶縁膜の形成、コンタクトホールの形成、電極配線
の形成等の工程が継続する。尚、特に説明は省略した
が、各Ｎチャネル型ＭＯＳトランジスタの各しきい値電
圧を調整するため、各チャネル領域下にボロンイオン
（11Ｂ+ ）等を注入して、各トランジスタのしきい値電
圧を調整することは、周知の通りである。以上、説明し
たように本発明では、メモリセル部に形成するＬＯＣＯ
Ｓ酸化膜を増速酸化させることで、メモリセル部と周辺
回路部にそれぞれ形成するＬＯＣＯＳ酸化膜の膜厚をほ
ぼ同等に形成することができるようになり、平坦化が図
れる。また、ＬＯＣＯＳ酸化時間を従来より短縮するこ
とができ、作業時間の短縮化が図れる。更に、増速酸化
の発生を抑制したい領域（ＬＯＣＯＳ酸化膜端部のバー
ズビークとなる領域）にはヒ素イオン（73Ａｓ+ ）を注
入しないように、ＬＯＣＯＳ酸化膜形成領域上に開口を
有するシリコン窒化膜４の上部及び側部をホトレジスト
膜５で被覆することで、メモリセル部に形成するＬＯＣ
ＯＳ酸化膜６の横方向の増速酸化を抑制でき、バーズビ
ーク量を低減することができ、微細化が図れる。
【発明の効果】以上説明したように、本発明によれば、
メモリセル部に形成するＬＯＣＯＳ酸化膜を増速酸化す
ることで、メモリセル部に形成するＬＯＣＯＳ酸化膜の
膜厚と周辺回路部に形成するＬＯＣＯＳ酸化膜の膜厚を
ほぼ同等に揃えることができ、従来では周辺回路部に形
成するＬＯＣＯＳ酸化膜の膜厚とメモリセル部に形成す
るＬＯＣＯＳ酸化膜の膜厚とが異なることで発生してい
た段差の低減を図ることができる。また、ＬＯＣＯＳ酸
化時間が従来より短縮できるため、作業時間の短縮化が
図れる。更に、増速酸化の発生を抑制したい領域（ＬＯ
ＣＯＳ酸化膜端部のバーズビークとなる領域）には不純
物イオンを注入しないように、ＬＯＣＯＳ酸化膜形成領
域上に開口を有するシリコン窒化膜の上部及び側部をホ
トレジスト膜で被覆することで、メモリセル部に形成す
るＬＯＣＯＳ酸化膜のバーズビーク量を低減することが
でき、微細化が図れる。
メモリセル部に形成するＬＯＣＯＳ酸化膜を増速酸化す
ることで、メモリセル部に形成するＬＯＣＯＳ酸化膜の
膜厚と周辺回路部に形成するＬＯＣＯＳ酸化膜の膜厚を
ほぼ同等に揃えることができ、従来では周辺回路部に形
成するＬＯＣＯＳ酸化膜の膜厚とメモリセル部に形成す
るＬＯＣＯＳ酸化膜の膜厚とが異なることで発生してい
た段差の低減を図ることができる。また、ＬＯＣＯＳ酸
化時間が従来より短縮できるため、作業時間の短縮化が
図れる。更に、増速酸化の発生を抑制したい領域（ＬＯ
ＣＯＳ酸化膜端部のバーズビークとなる領域）には不純
物イオンを注入しないように、ＬＯＣＯＳ酸化膜形成領
域上に開口を有するシリコン窒化膜の上部及び側部をホ
トレジスト膜で被覆することで、メモリセル部に形成す
るＬＯＣＯＳ酸化膜のバーズビーク量を低減することが
でき、微細化が図れる。
【図１】本発明の一実施形態に係る半導体装置の製造方
法を示す第１の断面図である。
法を示す第１の断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方
法を示す第２の断面図である。
法を示す第２の断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方
法を示す第３の断面図である。
法を示す第３の断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方
法を示す第４の断面図である。
法を示す第４の断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方
法を示す第５の断面図である。
法を示す第５の断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造方
法を示す第６の断面図である。
法を示す第６の断面図である。
【図７】ヒ素イオンを注入してＬＯＣＯＳ酸化する際の
増速度と温度との関係を示す図である。
増速度と温度との関係を示す図である。
【図８】従来の半導体装置の製造方法を示す第１の断面
図である。
図である。
【図９】従来の半導体装置の製造方法を示す第２の断面
図である。
図である。
【図１０】従来の半導体装置の製造方法を示す第３の断
面図である。
面図である。
【図１１】従来の半導体装置の製造方法を示す第４の断
面図である。
面図である。
【図１２】従来の半導体装置の製造方法を示す第５の断
面図である。
面図である。
Claims (2)
- 【請求項１】 メモリセル部のような隣り合う素子分離
膜の間が密な領域と周辺回路部のような隣り合う素子分
離膜の間が粗な領域を有する半導体装置の製造方法にお
いて、 半導体基板上のパッド酸化膜上に素子分離膜形成領域上
が開口されたシリコン窒化膜を形成する工程と、 前記周辺回路部の全面とメモリセル部上に形成した前記
シリコン窒化膜の上部及び側部を被覆するようにホトレ
ジスト膜を形成した後に該ホトレジスト膜をマスクにし
て前記メモリセル部の基板表層とパッド酸化膜との界面
に不純物イオンを注入する工程と、 前記ホトレジスト膜を除去した後に全面をＬＯＣＯＳ法
により熱酸化して素子分離膜を形成することで、メモリ
セル部に形成する素子分離膜を増速酸化させて前記メモ
リセル部及び周辺回路部にそれぞれ形成する素子分離膜
の膜厚がほぼ同等となるように形成すると共にメモリセ
ル部に形成する素子分離膜の横方向の酸化成長をより小
さくすることができることを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記不純物イオンは、リンイオンあるい
はヒ素イオン等のＮ型不純物であることを特徴とする請
求項１に記載した半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9318787A JPH11150247A (ja) | 1997-11-19 | 1997-11-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9318787A JPH11150247A (ja) | 1997-11-19 | 1997-11-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150247A true JPH11150247A (ja) | 1999-06-02 |
Family
ID=18102946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9318787A Pending JPH11150247A (ja) | 1997-11-19 | 1997-11-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150247A (ja) |
-
1997
- 1997-11-19 JP JP9318787A patent/JPH11150247A/ja active Pending
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