JPH01143352A - 溝容量部を備えた半導体記憶装置 - Google Patents
溝容量部を備えた半導体記憶装置Info
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- JPH01143352A JPH01143352A JP62301830A JP30183087A JPH01143352A JP H01143352 A JPH01143352 A JP H01143352A JP 62301830 A JP62301830 A JP 62301830A JP 30183087 A JP30183087 A JP 30183087A JP H01143352 A JPH01143352 A JP H01143352A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Element Separation (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は溝容量部（トレンチキャパシタ）を備えた半導
体記憶装置に関し、特に、溝容量部電極素子の分離構造
を改善した半導体記憶装置に関する。
体記憶装置に関し、特に、溝容量部電極素子の分離構造
を改善した半導体記憶装置に関する。
［従来の技術］
第２図は従来の溝容量部を備えた半導体記憶装置を示す
断面図である。
断面図である。
半導体基板１の表面には薄い絶縁膜２が形成されており
、この半導体基板１にはその表面に開口する溝３が形成
されている。溝３の下半部の側面及び底面には不純物拡
散層７が形成されている。
、この半導体基板１にはその表面に開口する溝３が形成
されている。溝３の下半部の側面及び底面には不純物拡
散層７が形成されている。
そして、溝３内に導電性材料を埋込むことにより導電性
領域８か形成され、また、この導電性領域８に接続され
た導電性薄膜９が基板１の表面に形成されている。また
、溝３間の基板表面には、不純物拡散層５及び厚い絶縁
膜６が形成されている。
領域８か形成され、また、この導電性領域８に接続され
た導電性薄膜９が基板１の表面に形成されている。また
、溝３間の基板表面には、不純物拡散層５及び厚い絶縁
膜６が形成されている。
このように構成される半導体記憶装置においては、溝３
、導電性領域８及び導電性薄膜９により溝容量部電極が
構成される。そして、溝３の下半部に形成された不純物
拡散層７と、溝３間の厚い絶縁膜６及び拡散層５とによ
り、前記溝容量都電極間が素子分離される。
、導電性領域８及び導電性薄膜９により溝容量部電極が
構成される。そして、溝３の下半部に形成された不純物
拡散層７と、溝３間の厚い絶縁膜６及び拡散層５とによ
り、前記溝容量都電極間が素子分離される。
［発明が解決しようとする問題点］
しかしながら、上述した従来の溝容量部電極素子の分離
構造においては、溝３の下半部間の不純物拡散層７及び
溝上部間の厚い絶縁膜６では十分に分離し得ない電極部
分が生じる。このため、溝容量部電極素子間に電界をか
けることにより、この分離障壁が存在しない部分（リー
ク領域１０）を介して電気酌交路が生じ、これが半導体
装置製造工程における歩留及び品質の低下を招来してい
る。
構造においては、溝３の下半部間の不純物拡散層７及び
溝上部間の厚い絶縁膜６では十分に分離し得ない電極部
分が生じる。このため、溝容量部電極素子間に電界をか
けることにより、この分離障壁が存在しない部分（リー
ク領域１０）を介して電気酌交路が生じ、これが半導体
装置製造工程における歩留及び品質の低下を招来してい
る。
本発明はかかる問題点に鑑みてなされたものであって、
溝容量部素子間を確実に分離することができ、パターン
の微細化及び高密度化又は半導体装置の性能向上が可能
であり、歩留が高く品質が優れた溝容量部を備えた半導
体記憶装置を提供することを目的とする。
溝容量部素子間を確実に分離することができ、パターン
の微細化及び高密度化又は半導体装置の性能向上が可能
であり、歩留が高く品質が優れた溝容量部を備えた半導
体記憶装置を提供することを目的とする。
［問題点を解決するだめの手段］
本発明に係る溝容量部を備えた半導体記憶装置は、半導
体基板に形成された複数個の溝と、この溝内に埋込まれ
た導電性領域と、前記溝間の半導体基板表面に形成され
た素子間分離用絶縁膜と、を有する溝容量部を備えた半
導体記憶装置において、前記素子間分離用絶縁膜はその
中央部が半導体基板の裏面側に向けて延出していること
を特徴とする。
体基板に形成された複数個の溝と、この溝内に埋込まれ
た導電性領域と、前記溝間の半導体基板表面に形成され
た素子間分離用絶縁膜と、を有する溝容量部を備えた半
導体記憶装置において、前記素子間分離用絶縁膜はその
中央部が半導体基板の裏面側に向けて延出していること
を特徴とする。
［作用］
本発明においては、半導体基板に形成された複数個の溝
内に、導電性領域が埋込まれて容量部電極素子が構成さ
れている。そして１、この容量部電極素子（講）間の半
導体基板表面に、素子間分離用絶縁膜が厚く形成されて
、容量部電極素子間が電気的に分離されている。
内に、導電性領域が埋込まれて容量部電極素子が構成さ
れている。そして１、この容量部電極素子（講）間の半
導体基板表面に、素子間分離用絶縁膜が厚く形成されて
、容量部電極素子間が電気的に分離されている。
本発明においては、更に、前記素子間分離用絶縁膜がそ
の中央部にて半導体基板の裏面側に向けて延出している
。このため、従来の半導体記憶装置においてリークが発
生していた部分（素子間分離用絶縁膜の直下の部分）に
絶縁膜の一部が介在しているので、本発明においてはリ
ークの発生が確実に防止される。従って、本発明に係る
半導体記憶装置は製造歩留が高く、品質が優れている。
の中央部にて半導体基板の裏面側に向けて延出している
。このため、従来の半導体記憶装置においてリークが発
生していた部分（素子間分離用絶縁膜の直下の部分）に
絶縁膜の一部が介在しているので、本発明においてはリ
ークの発生が確実に防止される。従って、本発明に係る
半導体記憶装置は製造歩留が高く、品質が優れている。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係る溝容量部を備えた半導体
記憶装置を示す断面図である。
記憶装置を示す断面図である。
本実施例に係る溝容量部を備えた半導体記憶装置におい
ては、半導体基板１にその表面に開口する複数個の講３
か形成されており、半導体基板１の表面及び講３の内面
には薄い絶縁膜２，１０が夫々形成されている。そして
、この溝３の下半部において、講３の底面及び側面に不
純物を注入することにより、不純物拡散層７が形成され
ている。
ては、半導体基板１にその表面に開口する複数個の講３
か形成されており、半導体基板１の表面及び講３の内面
には薄い絶縁膜２，１０が夫々形成されている。そして
、この溝３の下半部において、講３の底面及び側面に不
純物を注入することにより、不純物拡散層７が形成され
ている。
また、溝３内に導電性領域８が埋込まれ、この導電性領
域８と接続されるようにして、導電性薄膜９が半導体基
板１上に形成されている。この溝３、導電性領域８及び
導電性薄膜９により溝容量部電極素子が構成されている
。
域８と接続されるようにして、導電性薄膜９が半導体基
板１上に形成されている。この溝３、導電性領域８及び
導電性薄膜９により溝容量部電極素子が構成されている
。
この溝容量部電極素子（溝３）間の半導体基板１の表面
には、厚い素子間分離用絶縁膜６が設けられており、こ
の絶縁膜６の下面には不純物の注入により拡散層５が形
成されている。この絶縁膜６はその中央部にて半導体基
板１の裏面側に向けて延出しており、拡散層５も絶縁膜
６を包み込むようにして半導体基板１の裏面側に延出し
ている。
には、厚い素子間分離用絶縁膜６が設けられており、こ
の絶縁膜６の下面には不純物の注入により拡散層５が形
成されている。この絶縁膜６はその中央部にて半導体基
板１の裏面側に向けて延出しており、拡散層５も絶縁膜
６を包み込むようにして半導体基板１の裏面側に延出し
ている。
従って、導電性領域８間には、拡散層７及び絶縁膜６に
加えて、延出領域４が介在している。
加えて、延出領域４が介在している。
このため、溝容量部電極素子間の上部は厚い絶縁膜６が
分離障壁となり、中央部は延出領域４か分離障壁となり
、そして下部は不純物拡散層７が分離障壁となる。これ
により、画電極素子間が確実に電気的に分離される。
分離障壁となり、中央部は延出領域４か分離障壁となり
、そして下部は不純物拡散層７が分離障壁となる。これ
により、画電極素子間が確実に電気的に分離される。
次に、この半導体記憶素子の製造方法について説明する
。
。
本実施例の半導体記憶装置は半導体基板１の表面に薄い
絶縁膜２を被着した後、将来容量部の溝３となるべき１
対の領域間の中央にフォトエツチング工程によって、半
導体基板１の表面に開口する細い溝４ａを形成する。
絶縁膜２を被着した後、将来容量部の溝３となるべき１
対の領域間の中央にフォトエツチング工程によって、半
導体基板１の表面に開口する細い溝４ａを形成する。
その後、素子分離膜を形成するためにフォトエツチング
工程により不純物を半導体基板にイオン注入して不純物
拡散層５を形成する。次いで、熱酸化処理することによ
り、厚い絶縁膜６を溝４ａを中心とする領域に局所的に
形成する。
工程により不純物を半導体基板にイオン注入して不純物
拡散層５を形成する。次いで、熱酸化処理することによ
り、厚い絶縁膜６を溝４ａを中心とする領域に局所的に
形成する。
更に、容量部となるべき溝３を厚い絶縁膜６の両側方に
この絶縁膜６を挟むようにして形成する。
この絶縁膜６を挟むようにして形成する。
６一
そして、この講３の内面に薄い絶縁膜１１を形成する。
次いで、講３の底部及び側面下半部の半導体基板１に不
純物拡散層７を形成し、最後に講３内に埋込むようにし
て導電性材料を被着した後、パターニングすることによ
り、溝３内に導電性領域８を形成すると共に基板］の表
面に導電性薄膜９を形成する。これにより、溝容量電極
部が完成する。
純物拡散層７を形成し、最後に講３内に埋込むようにし
て導電性材料を被着した後、パターニングすることによ
り、溝３内に導電性領域８を形成すると共に基板］の表
面に導電性薄膜９を形成する。これにより、溝容量電極
部が完成する。
このように構成される半導体記憶装置の製造方法におい
ては、溝容量電極部を形成すべき領域の中央の基板表面
に細い溝４ａを形成し、次いで拡散層５を形成した後、
熱酸化処理することにより、厚い絶縁膜６を形成すると
共に、この溝４ａにより絶縁膜６を基板１の裏面側に向
けて延出させる。
ては、溝容量電極部を形成すべき領域の中央の基板表面
に細い溝４ａを形成し、次いで拡散層５を形成した後、
熱酸化処理することにより、厚い絶縁膜６を形成すると
共に、この溝４ａにより絶縁膜６を基板１の裏面側に向
けて延出させる。
従って、溝容量電極部の深さ方向中央部に容易に延出領
域４を形成することができる。
域４を形成することができる。
［発明の効果］
以上説明したように本発明によれば溝容量電極部間に素
子分離用絶縁膜の延出領域が介在しているから、従来の
溝容量間のリークを延出領域の分離障壁により防止する
ことができ、半導体装置の歩留向上及び信頼性向上を図
ることができる。
子分離用絶縁膜の延出領域が介在しているから、従来の
溝容量間のリークを延出領域の分離障壁により防止する
ことができ、半導体装置の歩留向上及び信頼性向上を図
ることができる。
第１図は本発明の実施例に係る溝容量部を備えた半導体
記憶装置の断面図、第２図は従来の溝容量部を備えた半
導体記憶装置の断面図である。 １；半導体基板、２，６，１１；絶縁膜、３゜４ａ；溝
、４；延出領域、５，７；不純物拡散層、８；導電性領
域、９：導電性薄膜、１０；リーク領域
記憶装置の断面図、第２図は従来の溝容量部を備えた半
導体記憶装置の断面図である。 １；半導体基板、２，６，１１；絶縁膜、３゜４ａ；溝
、４；延出領域、５，７；不純物拡散層、８；導電性領
域、９：導電性薄膜、１０；リーク領域
Claims (1)
- 半導体基板に形成された複数個の溝と、この溝内に埋込
まれた導電性領域と、前記溝間の半導体基板表面に形成
された素子間分離用絶縁膜と、を有する溝容量部を備え
た半導体記憶装置において、前記素子間分離用絶縁膜は
その中央部が半導体基板の裏面側に向けて延出している
ことを特徴とする溝容量部を備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62301830A JPH01143352A (ja) | 1987-11-30 | 1987-11-30 | 溝容量部を備えた半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62301830A JPH01143352A (ja) | 1987-11-30 | 1987-11-30 | 溝容量部を備えた半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01143352A true JPH01143352A (ja) | 1989-06-05 |
Family
ID=17901672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62301830A Pending JPH01143352A (ja) | 1987-11-30 | 1987-11-30 | 溝容量部を備えた半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01143352A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927543A (ja) * | 1982-08-06 | 1984-02-14 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS61193477A (ja) * | 1985-02-22 | 1986-08-27 | Hitachi Ltd | 半導体記憶装置 |
-
1987
- 1987-11-30 JP JP62301830A patent/JPH01143352A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927543A (ja) * | 1982-08-06 | 1984-02-14 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS61193477A (ja) * | 1985-02-22 | 1986-08-27 | Hitachi Ltd | 半導体記憶装置 |
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