KR100190057B1 - 반도체 장치의 패턴 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 패턴 형성 방법에 관한 것으로, 본 발명에서는 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 폴리실리콘층, 금속 실리사이드층 및 제1 절연막을 순차적으로 적층하는 단계와, 상기 제1 절연막상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 제1 절연막을 식각하여 제1 절연막 패턴을 형성하는 단계와, 상기 제1 절연막 패턴을 식각 마스크로 하여 상기 금속 실리사이드층, 폴리실리콘층 및 게이트 절연막을 순차적으로 식각하여 게이트 전극을 형성하는 단계와, 상기 제1 절연막 패턴을 제거하는 단계를 포함한다. 본 발명에 의하면, 금속 실리사이드층이 포함된 물질층을 DUV용 포토레지스트를 사용하여 사진 식각할 때, 원하는 패턴을 효과적으로 형성할 수 있다.

Description

반도체 장치의 패턴 형성 방법
본 발명은 반도체 장치의 패턴 형성 방법에 관한 것으로, 특히 금속 실리사이드층이 포함된 물질층을 DUV(deep ultraviolet)용 포토레지스트를 사용하여 패터닝하는 반도체 장치의 패턴 형성 방법에 관한 것이다.
최근, MOS(Metal Oxide Semiconductor) 구조를 사용하는 반도체 집적 회로의 집적도가 증가함에 따라 게이트 전극의 길이도 짧아지고 있다. 그에 따라, MOS 트랜지스터의 특성이 열화되는 것을 막기 위하여 게이트 절연막의 두께도 점차 얇아지고 있다. 이와 같이 게이트 절연막의 두께가 얇아지면, 그 신뢰성에 대한 평가가 필요하게 된다.
일반적으로, 게이트 절연막의 신뢰성을 평가하는 방법중 하나로서 탐침이 전기적으로 접촉될 수 있을 정도의 크기를 가지는 별도의 게이트 전극 패턴을 형성하고, 게이트 전극 패턴과 지지 기판에 직접 전압을 가하여 절연 파괴 양상을 관찰하는 방법이 있다.
상기와 같은 방법에서 사용할 신뢰성 평가용 게이트 전극 패턴을 형성하기 위하여는, 게이트 전극 패턴의 도전층을 적층하는 공정, 사진 공정 및 식각 공정 등이 필요하다. 여기서, 최소 선폭이 0.30 μm 이하인 반도체 집적 회로의 제조 공정에서는, 게이트 전극 패턴의 도전층으로는 주로 폴리실리콘층과, 예를 들면 WSix, TiSix, CoSix, NiSix등으로 이루어지는 금속 실리사이드층과의 적층 구조가 사용되고 있다. 또한, 사진 공정에 있어서는 광원으로서 파장이 0.25μm 이하인 DUV 영역의 파장이 주로 사용되고 있다. 그러나, DUV용 포토레지스트는 금속 실리사이드와의 식각 선택비가 없기 때문에 게이트 전극 패턴을 형성하는 데 문제가 있다.
따라서, 본 발명의 목적은 금속 실리사이드층이 포함된 물질층을 DUV용 포토레지스트를 사용하여 사진 식각할 때, 원하는 패턴을 효과적으로 형성할 수 있는 반도체 장치의 패턴 형성 방법을 제공하는 것이다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100: 반도체 기판, 110: 게이트 절연막
112: 폴리실리콘층, 114: 금속 실리사이드층
120: 제1 절연막, 140: 제2 절연막
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 폴리실리콘층, 금속 실리사이드층 및 제1 절연막을 순차적으로 적층하는 단계와, 상기 제1 절연막상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 제1 절연막을 식각하여 제1 절연막 패턴을 형성하는 단계와, 상기 제1 절연막 패턴을 식각 마스크로 하여 상기 금속 실리사이드층, 폴리실리콘층 및 게이트 절연막을 순차적으로 식각하여 게이트 전극을 형성하는 단계와, 상기 제1 절연막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법을 제공한다.
바람직하게는, 상기 금속 실리사이드층은 WSix, TiSix, CoSix, NiSix로 이루어지는 군에서 선택된 어느 하나로 형성한다.
또한 바람직하게는, 상기 제1 절연막을 적층하는 단계는 LPCVD 방법에 의해 SiN막 또는 SiO2막을 형성하는 단계를 포함한다.
또한 바람직하게는, 상기 제1 절연막 패턴을 제거하는 단계는 상기 결과물 전면에 제2 절연막을 적층하는 단계와, 상기 제2 절연막 및 제1 절연막 패턴을 식각 마스크 없이 충분히 과도 식각하여 상기 금속 실리사이드층을 노출시키는 단계를 포함한다.
상기 제2 절연막을 적층하는 단계는 LPCVD 방법에 의해 SiN막 또는 SiO2막을 형성하는 단계를 포함할 수 있다. 더욱 바람직하게는, 상기 제2 절연막을 적층하는 단계는 상기 제2 절연막으로서 상기 제1 절연막과 동일 막질을 사용하는 단계를 포함한다.
또한 바람직하게는, 상기 포토레지스트 패턴을 형성하는 단계는 포토레지스트 물질로서 DUV(deep ultraviolet)용 포토레지스트를 사용하는 단계를 포함한다.
또한 본 발명은, 상부에 적층된 금속 실리사이드층을 포함하는 반도체 장치의 도전층 패턴 형성 방법에 있어서, 상기 도전층상에 제1 절연막을 적층하는 단계와, 상기 제1 절연막상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 제1 절연막을 식각하여 제1 절연막 패턴을 형성하는 단계와, 상기 제1 절연막 패턴을 식각 마스크로 하여 상기 도전층을 패터닝하는 단계와, 상기 제1 절연막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법을 제공한다.
바람직하게는, 상기 제1 절연막 패턴을 제거하는 단계는 상기 결과물 전면에 제2 절연막을 적층하는 단계와, 상기 제2 절연막 및 제1 절연막 패턴을 식각 마스크 없이 충분히 과도 식각하여 상기 도전층을 노출시키는 단계를 포함한다.
또한 바람직하게는, 상기 제2 절연막을 적층하는 단계는 상기 제2 절연막으로서 상기 제1 절연막과 동일 막질을 사용하는 단계를 포함한다.
또한 바람직하게는, 상기 포토레지스트 패턴을 형성하는 단계는 포토레지스트 물질로서 DUV용 포토레지스트를 사용하는 단계를 포함한다.
본 발명에 의하면, 금속 실리사이드층이 포함된 물질층을 DUV용 포토레지스트를 사용하여 사진 식각할 때, 원하는 패턴을 효과적으로 형성할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도이다. 여기서, 본 발명에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위하여 게이트 절연막의 신뢰성을 평가하기 위한 신뢰성 평가용 게이트 전극 패턴 형성 방법을 예로 들어 설명한다.
도 1를 참조하면, 반도체 기판(100)상에 절연 물질, 예컨대 산화막을 성장시켜 게이트 절연막(110)을 형성한 후, 그 위에 불순물이 도핑되어 전도성을 갖는 폴리실리콘층(112)을 CVD(chemical vapor deposition) 방법으로 형성한다. 이어서, 상기 폴리실리콘층(112) 상에 예를 들면 고상반응법 또는 스퍼터링법으로 금속 실리사이드층(114)을 형성한다. 상기 금속 실리사이드층(114)은 예를 들면 WSix, TiSix, CoSix, NiSix등으로 형성할 수 있다.
도 2를 참조하면, 상기 금속 실리사이드층(114)상의 전면에 상기 금속 실리사이드에 대하여 식각 선택비가 우수한 절연 물질을 사용하여 제1 절연막(120)을 형성한다. 상기 제1 절연막(120)은 예를 들면 LPCVD(Low Pressure Chemical Vapor Deposition) 방법을 이용하여 형성된 SiN막 또는 SiO2막 등으로 이루어질 수 있다.
도 3를 참조하면, 상기 제1 절연막(120)상에 포토레지스트를 도포한 후, 이를 노광 및 현상하여 포토레지스트 패턴(130)을 형성한다. 상기 포토레지스트 패턴(130)을 마스크로 이용하여 상기 제1 절연막(120)을 플라즈마 식각 방법 또는 RIE 방법 등의 건식 식각 방법으로 패터닝하여 제1 절연막 패턴(120A)을 형성한 후, 상기 포토레지스트 패턴을 제거한다. 상기 제1 절연막 패턴(120A)의 막질은 금속 실리사이드와의 식각 선택비가 우수하므로 게이트 전극의 패터닝을 위한 마스크로 사용하는 것이 가능하다.
도 4를 참조하면, 상기 제1 절연막 패턴(120A)을 마스크로 하여 상기 금속 실리사이드층(114), 폴리실리콘층(112) 및 게이트 절연막(110)을 플라즈마 식각 방법이나 RIE 방법 등의 건식 식각 방법에 의해 패터닝함으로써 금속 실리사이드층 패턴(114A), 폴리실리콘층 패턴(112A) 및 게이트 절연막 패턴(110A)을 형성한다. 그 결과, 상부가 제1 절연막 패턴(120A)으로 캡핑된 폴리사이드 구조의 게이트 전극이 형성된다.
상기 결과물 상태에서는 게이트 전극의 전도층 위에 상기 절연막 패턴(120A)이 남아 있으므로, 신뢰성 평가를 위해 탐침을 전기적으로 접촉할 수 없다. 따라서, 다음과 같은 공정을 추가해야 한다.
도 5를 참조하면, 상기 도 4의 결과물 전면에 제2 절연막(140)을 적층한다. 상기 제2 절연막(140)은 상기 제1 절연막(120)과 마찬가지로 예를 들면 LPCVD 방법을 이용하여 형성된 SiN막 또는 SiO2막 등으로 이루어질 수 있다. 또한, 상기 제2 절연막(140)은 상기 제1 절연막(120)과 동일 막질로 형성할 수 있다.
도 6을 참조하면, 상기 제2 절연막(140) 및 제1 절연막 패턴(120A)을 식각 마스크 없이 충분히 과도 식각하여 게이트 전극의 도전층, 즉 금속 실리사이드층 패턴(114A)이 드러나게 한다.
상기와 같은 공정을 거치게 되면, 금속 실리사이드층이 드러나게 되어 신뢰성 평가를 위한 탐침의 전기적 접촉이 가능하게 된다.
상기한 바와 같이, 본 발명에 의하면 금속 실리사이드층이 포함된 물질층을 DUV용 포토레지스트를 사용하여 사진 식각할 때, 원하는 패턴을 효과적으로 형성할 수 있다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (11)

  1. 반도체 기판 상에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막상에 폴리실리콘층, 금속 실리사이드층 및 제1 절연막을 순차적으로 적층하는 단계와,
    상기 제1 절연막상에 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 식각 마스크로 하여 상기 제1 절연막을 식각하여 제1 절연막 패턴을 형성하는 단계와,
    상기 제1 절연막 패턴을 식각 마스크로 하여 상기 금속 실리사이드층, 폴리실리콘층 및 게이트 절연막을 순차적으로 식각하여 게이트 전극을 형성하는 단계와,
    상기 제1 절연막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  2. 제1항에 있어서, 상기 금속 실리사이드층은 WSix, TiSix, CoSix, NiSix로 이루어지는 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  3. 제1항에 있어서, 상기 제1 절연막을 적층하는 단계는 LPCVD 방법에 의해 SiN막 또는 SiO2막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  4. 제1항에 있어서, 상기 제1 절연막 패턴을 제거하는 단계는
    상기 결과물 전면에 제2 절연막을 적층하는 단계와,
    상기 제2 절연막 및 제1 절연막 패턴을 식각 마스크 없이 충분히 과도 식각하여 상기 금속 실리사이드층을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  5. 제4항에 있어서, 상기 제2 절연막을 적층하는 단계는 LPCVD 방법에 의해 SiN막 또는 SiO2막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  6. 제4항에 있어서, 상기 제2 절연막을 적층하는 단계는 상기 제2 절연막으로서 상기 제1 절연막과 동일 막질을 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  7. 제1항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는 포토레지스트 물질로서 DUV(deep ultraviolet)용 포토레지스트를 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  8. 상부에 적층된 금속 실리사이드층을 포함하는 반도체 장치의 도전층 패턴 형성 방법에 있어서,
    상기 도전층상에 제1 절연막을 적층하는 단계와,
    상기 제1 절연막상에 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 식각 마스크로 하여 상기 제1 절연막을 식각하여 제1 절연막 패턴을 형성하는 단계와,
    상기 제1 절연막 패턴을 식각 마스크로 하여 상기 도전층을 패터닝하는 단계와,
    상기 제1 절연막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  9. 제8항에 있어서, 상기 제1 절연막 패턴을 제거하는 단계는
    상기 결과물 전면에 제2 절연막을 적층하는 단계와,
    상기 제2 절연막 및 제1 절연막 패턴을 식각 마스크 없이 충분히 과도 식각하여 상기 도전층을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  10. 제9항에 있어서, 상기 제2 절연막을 적층하는 단계는 상기 제2 절연막으로서 상기 제1 절연막과 동일 막질을 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  11. 제8항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는 포토레지스트 물질로서 DUV용 포토레지스트를 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
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