KR20050066826A - 산화막/질화막/산화막 구조 및 고전압 소자를 갖는 반도체소자의 제조 방법 - Google Patents

산화막/질화막/산화막 구조 및 고전압 소자를 갖는 반도체소자의 제조 방법 Download PDF

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Abstract

본 발명의 반도체 소자의 제조 방법은, 제1 영역 및 제2 영역을 갖는 반도체 기판을 준비하는 단계와, 반도체 기판의 제1 영역에 하부 도전막을 형성하는 단계와, 하부 도전막 및 반도체 기판 위에 하부 산화막 및 질화막을 순차적으로 형성하는 단계와, 제2 영역의 질화막 및 하부 산화막을 제거하여 제2 영역의 반도체 기판의 일부 표면을 노출시키는 단계와, 질화막을 산화 억제막으로 하는 산화 공정을 수행하여 반도체 기판의 노출 표면상에 로코스막을 형성하는 단계와, 질화막 및 로코스막 위에 상부 산화막을 형성하는 단계와, 상부 산화막 위에 상부 도전막을 형성하는 단계와, 제1 영역에서의 상부 도전막의 일부와 제2 영역에서의 상부 도전막의 일부를 제외한 나머지 부분을 노출시키는 마스크막 패턴을 형성하는 단계와, 그리고 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 제1 영역에 하부 도전막, 하부 산화막, 질화막, 상부 산화막 및 상부 도전막이 순차적으로 적층된 커패시터와 제2 영역의 로코스막상에 상부 산화막 및 상부 도전막이 순차적으로 적층된 고전압 소자를 형성하는 단계를 포함한다.

Description

산화막/질화막/산화막 구조 및 고전압 소자를 갖는 반도체 소자의 제조 방법{Method for fabricating semiconductor device having ONO structure and high voltage device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 산화막/질화막/산화막(Oxide/Nitride/Oxide; 이하 ONO) 구조 및 고전압 소자를 갖는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 ONO 구조는, 산화막, 질화막 및 산화막이 순차적으로 적층된 구조를 의미한다. 이와 같은 ONO 구조는, 기존의 단층의 유전체막을 사용하는 경우에 발생되는 핀홀(pin hole)을 방지하고 브레이크다운 특성을 향상시키는 등 여러 가지 장점들을 제공한다. 더욱이 ONO 구조를 커패시터의 유전체막으로 사용하는 경우, 질화막의 유전상수가 산화막에 비하여 매우 크기 때문에 커패시터의 전체 커패시턴스를 증가시킨다.
한편 이와 같은 ONO 구조와 함께 고전압 소자를 같은 반도체 기판에 형성하기 위해서는 ONO 구조를 형성하는 공정과 고전압 소자를 형성하는 공정을 별도로 수행하여야 한다. 그 이유는 통상적으로 ONO 구조는 유전체막으로 사용되며 얇은 두께를 갖는 반면에, 고전압 소자는 두꺼운 게이트 절연막을 형성하여 높은 문턱전압을 가져야 하기 때문이다. 그러나 이와 같이 ONO 구조와 고전압 소자를 별개의 공정으로 진행하는 것은 공정 단계들을 증가시키고, 이에 따라 제조 비용이 증가하는 한편 어느 하나를 형성하는 동안에 다른 소자가 나쁜 영향을 받을 수도 있다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 동일한 반도체 기판에 ONO 구조와 고전압 소자를 동시에 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법은, 제1 영역 및 제2 영역을 갖는 반도체 기판을 준비하는 단계; 상기 반도체 기판의 제1 영역에 하부 도전막을 형성하는 단계; 상기 하부 도전막 및 반도체 기판 위에 하부 산화막 및 질화막을 순차적으로 형성하는 단계; 상기 제2 영역의 질화막 및 하부 산화막을 제거하여 상기 제2 영역의 반도체 기판의 일부 표면을 노출시키는 단계; 상기 질화막을 산화 억제막으로 하는 산화 공정을 수행하여 상기 반도체 기판의 노출 표면상에 로코스막을 형성하는 단계; 상기 질화막 및 로코스막 위에 상부 산화막을 형성하는 단계; 상기 상부 산화막 위에 상부 도전막을 형성하는 단계; 상기 제1 영역에서의 상기 상부 도전막의 일부와 상기 제2 영역에서의 상기 상부 도전막의 일부를 제외한 나머지 부분을 노출시키는 마스크막 패턴을 형성하는 단계; 및 상기 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 제1 영역에 상기 하부 도전막, 하부 산화막, 질화막, 상부 산화막 및 상부 도전막이 순차적으로 적층된 커패시터와 상기 제2 영역의 로코스상에 상부 산화막 및 상부 도전막이 순차적으로 적층된 고전압 소자를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 하부 도전막은 도핑된 폴리실리콘막이고, 상기 상부 도전막은 도핑되지 않은 폴리실리콘막인 것이 바람직하다.
상기 제2 영역의 질화막 및 하부 산화막을 제거하는 단계는, 건식 식각 방법을 사용하여 상기 질화막을 제거하는 단계; 및 습식 식각 방법을 사용하여 상기 하부 산화막을 제거하는 단계를 포함하는 것이 바람직하다.
상기 커패시터 및 고전압 소자를 형성하는 단계는, 상기 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상부 폴리실리콘막, 상부 산화막, 질화막 및 하부 산화막을 순차적으로 제거하는 단계를 포함하는 것이 바람직하다.
이 경우 상기 상부 폴리실리콘막을 제거하는 식각 공정은 건식 식각 방법을 사용하여 수행하는 것이 바람직하다. 그리고 상기 하부 산화막을 제거하는 식각 공정은 습식 식각 방법을 사용하여 수행하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 제1 영역 및 제2 영역을 갖는 반도체 기판에 아이솔레이션막을 형성하여 액티브 영역을 한정하는 단계; 상기 반도체 기판의 제1 영역에 하부 도전막을 형성하는 단계; 상기 하부 도전막 및 반도체 기판 위에 하부 산화막 및 질화막을 순차적으로 형성하는 단계; 상기 제2 영역의 질화막 및 하부 산화막을 제거하여 상기 제2 영역의 반도체 기판의 일부 표면을 노출시키는 단계; 상기 질화막 및 반도체 기판의 노출 표면 위에 상부 산화막을 형성하는 단계; 상기 제1 영역내의 질화막 및 상부 산화막과 제2 영역에서 상기 반도체 기판에 접하는 상부 산화막을 제외한 나머지 질화막 및 상부 산화막을 제거하는 단계; 전면에 상부 도전막을 형성하는 단계; 상기 제1 영역에서의 상기 상부 도전막의 일부와 상기 제2 영역에서의 상기 상부 도전막의 일부를 제외한 나머지 부분을 노출시키는 마스크막 패턴을 형성하는 단계; 및 상기 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 제1 영역의 아이솔레이션막 위에 상기 하부 도전막, 하부 산화막, 질화막, 상부 산화막 및 상부 도전막이 순차적으로 적층된 커패시터와 상기 제2 영역의 액티브 영역 위에 상부 산화막 및 상부 도전막이 순차적으로 적층된 고전압 소자를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 하부 도전막은 도핑된 폴리실리콘막이고, 상기 상부 도전막은 도핑되지 않은 폴리실리콘막인 것이 바람직하다.
상기 제2 영역의 질화막 및 하부 산화막을 제거하는 단계는, 건식 식각 방법을 사용하여 상기 질화막을 제거하는 단계; 및 습식 식각 방법을 사용하여 상기 하부 산화막을 제거하는 단계를 포함하는 것이 바람직하다.
이하 첨부 도면을 참조하면서, 본 발명의 바람직한 실시예들을 상세하게 설명하기로 한다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 ONO 구조 및 고전압 소자를 갖는 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, ONO 구조를 갖는 소자, 예컨대 폴리실리콘-절연체-폴리실리콘(PIP; Polysilicon-Insulator-Polysilicon) 커패시터가 형성될 제1 영역(I 영역)과 고전압 소자가 형성될 제2 영역(II 영역)을 갖는 반도체 기판(102)을 준비한다. 다음에 제1 영역(I 영역)의 반도체 기판(102) 위에 산화막 패턴(104) 및 하부 폴리실리콘막 패턴(106)을 형성한다. 하부 폴리실리콘막 패턴(106)은 불순물이 도핑된 폴리실리콘막 패턴이다. 경우에 따라서 상기 산화막 패턴(104)은 형성하지 않을 수도 있다. 또는 산화막 패턴(104) 대신에 다른 절연막 패턴을 사용할 수도 있다. 다음에 제1 영역(I 영역) 및 제2 영역(II 영역) 전면에 ONO 구조의 일부를 구성하는 하부 산화막(108)과 질화막(110)을 순차적으로 형성한다.
다음에 도 2를 참조하면, 질화막(110) 위에 마스크막 패턴(112)을 형성한다. 이 마스크막 패턴(112)은 포토레지스트막 패턴으로 형성할 수 있으며, 제2 영역(II 영역)의 질화막(110)의 일부 표면을 노출시키는 개구부를 갖는다. 다음에 이 마스크막 패턴(112)을 식각 마스크로 한 식각 공정을 수행하여 제2 영역(II 영역)에서 노출되는 질화막(110) 및 하부 산화막(108)을 순차적으로 제거한다. 질화막(110)은 건식 식각법을 사용하여 제거한다. 그리고 하부 산화막(108)은 습식 식각법을 사용하여 제거함으로써 반도체 기판(102)이 식각 데미지를 받지 않도록 한다. 식각 공정이 종료되면 제2 영역(II 영역)의 반도체 기판(102)의 일부 표면이 노출되며, 이후 마스크막 패턴(112)을 제거한다.
다음에 도 3을 참조하면, 질화막(110)을 산화 억제막으로 사용하여 산화 공정을 수행하게 되면, 제2 영역(II 영역)의 반도체 기판(102) 위에는 비교적 두꺼운 로코스(LOCOS; Local oxidation of silicon)막(114)이 만들어진다. 다음에 질화막(110) 및 로코스막(114) 위에 ONO 구조를 완성하는 상부 산화막(116)을 형성한다.
다음에 도 4를 참조하면, 전면에 도핑되지 않은 상부 폴리실리콘막을 형성한다. 그리고 이 상부 폴리실리콘막 위에 마스크막 패턴(미도시)을 형성한다. 이 마스크막 패턴은 제1 영역(I 영역) 및 제2 영역(II 영역)의 상부 폴리실리콘막의 일부를 덮으며 나머지 상부 폴리실리콘막을 노출시키는 개구부를 갖는다. 다음에 이 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상부 폴리실리콘막의 노출 부분을 제거하고, 이어서 계속 노출되는 상부 산화막(116), 질화막(108) 및 하부 산화막(108)을 순차적으로 제거한다. 상부 폴리실리콘막의 노출 부분을 제거하는 식각 공정은 건식 식각 방법을 이용하여 수행한다. 그리고 반도체 기판(102) 위의 하부 산화막(108)의 노출 부분을 제거하는 식각 공정은 습식 식각 방법 또는 세정 공정을 통하여 수행한다. 이후 상기 마스크막 패턴을 제거한다.
이와 같이 공정이 종료되면, 제1 영역(I 영역)에는 하부 폴리실리콘막 패턴(106)과 상부 폴리실리콘막 패턴(118) 사이에 하부 산화막(108), 질화막(110) 및 상부 산화막(116)으로 이루어지는 ONO 구조(ONO)가 배치되는 PIP 커패시터가 완성된다. 동시에 제2 영역(II 영역)에는 로코스막(114) 위의 하부 산화막(116)을 게이트 절연막으로 사용하고 그 위에 상부 폴리실리콘막 패턴(118)으로 이루어진 게이트 도전막 패턴을 갖는 고전압 소자가 만들어진다. 비록 도면상에 나타내지는 않았지만, 고전압 소자를 완성하기 위해서는 통상의 이온 주입 공정 등이 후속 공정으로 수행되어야 한다.
도 5 내지 도 8은 본 발명의 다른 실시예에 따른 ONO 구조 및 고전압 소자를 갖는 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 5를 참조하면, ONO 구조를 갖는 소자, 예컨대 PIP 커패시터가 형성될 제1 영역(I 영역)과 고전압 소자가 형성될 제2 영역(II 영역)을 갖는 반도체 기판(502)을 준비한다. 반도체 기판(502)은 아이솔레이션막(504)에 의해 한정되는 액티브 영역(506)을 갖는다. 다음에 제1 영역(I 영역)의 반도체 기판(502) 위에 산화막 패턴(508) 및 하부 폴리실리콘막 패턴(510)을 형성한다. 하부 폴리실리콘막 패턴(510)은 불순물이 도핑된 폴리실리콘막 패턴이다. 경우에 따라서 상기 산화막 패턴(508)은 형성하지 않을 수도 있다. 또는 산화막 패턴(508) 대신에 다른 절연막 패턴을 사용할 수도 있다. 다음에 제1 영역(I 영역) 및 제2 영역(II 영역) 전면에 ONO 구조의 일부를 구성하는 하부 산화막(512)과 질화막(514)을 순차적으로 형성한다.
다음에 도 6을 참조하면, 질화막(514) 위에 마스크막 패턴(미도시)을 형성한다. 이 마스크막 패턴(미도시)은 포토레지스트막 패턴으로 형성할 수 있으며, 제2 영역(II 영역)의 질화막(514)의 일부 표면을 노출시키는 개구부를 갖는다. 다음에 이 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 제2 영역(II 영역)에서 노출되는 질화막(514) 및 하부 산화막(512)을 순차적으로 제거한다. 그러면 제2 영역(II 영역)의 반도체 기판(502)의 일부 표면, 특히 액티브 영역(506)의 일부 표면이 노출된다. 질화막(514)은 건식 식각법을 사용하여 제거한다. 그리고 하부 산화막(512)은 습식 식각법을 사용하여 제거함으로써 반도체 기판(502)이 식각 데미지를 받지 않도록 한다. 식각 공정이 종료되면 마스크막 패턴을 제거한다. 다음에 질화막(514)과 제2 영역(II 영역)의 반도체 기판(502)의 노출 표면 위에 ONO 구조를 완성하는 상부 산화막(516)을 형성한다.
다음에 도 7을 참조하면, 제1 영역(I 영역) 내의 상부 산화막(516)의 일부 표면과 제2 영역(II 영역)에서 반도체 기판(502)과 접하는 상부 산화막(516)만을 덮고 나머지 부분들은 노출시키는 마스크막 패턴(미도시)을 형성한다. 그리고 이 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 노출된 상부 산화막(516) 및 질화막(514)을 순차적으로 제거한다. 상부 산화막(516)과 질화막(514)을 제거하기 위한 식각 공정은 건식 식각 방법을 이용하여 수행한다. 식각 공정이 종료되면 상기 마스크막 패턴을 제거한다.
다음에 도 8을 참조하면, 전면에 도핑되지 않은 상부 폴리실리콘막을 형성한다. 그리고 이 상부 폴리실리콘막 위에 마스크막 패턴(미도시)을 형성한다. 이 마스크막 패턴은 제1 영역(I 영역) 및 제2 영역(II 영역)의 상부 폴리실리콘막의 일부를 덮으며 나머지 상부 폴리실리콘막을 노출시키는 개구부를 갖는다. 다음에 이 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상부 폴리실리콘막의 노출 부분을 제거하고, 이어서 계속 노출되는 하부 산화막(512)을 순차적으로 제거한다. 상부 폴리실리콘막의 노출 부분을 제거하는 식각 공정은 건식 식각 방법을 이용하여 수행한다. 그리고 반도체 기판(502) 위의 하부 산화막(512)의 노출 부분을 제거하는 식각 공정은 습식 식각 방법 또는 세정 공정을 통하여 수행한다. 이후 상기 마스크막 패턴을 제거한다.
이와 같이 공정이 종료되면, 제1 영역(I 영역)에는 하부 폴리실리콘막 패턴(510)과 상부 폴리실리콘막 패턴(518) 사이에 하부 산화막(512), 질화막(514) 및 상부 산화막(516)으로 이루어지는 ONO 구조(ONO)가 배치되는 PIP 커패시터가 완성된다. 동시에 제2 영역(II 영역)에는 액티브 영역(506) 위의 상부 산화막(516)을 게이트 절연막으로 사용하고 그 위에 상부 폴리실리콘막 패턴(518)으로 이루어진 게이트 도전막 패턴을 갖는 고전압 소자가 만들어진다. 비록 도면상에 나타내지는 않았지만, 고전압 소자를 완성하기 위해서는 통상의 이온 주입 공정 등이 후속 공정으로 수행되어야 한다.
이상의 설명에서와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 따르면, ONO 구조를 구성하는 하부 산화막, 질화막 및 상부 산화막 중에서 하부 산화막과 질화막을 이용하여 로코스막을 만들고, 이어서 상부 산화막을 이용하여 로코스막 위에 게이트 절연막을 형성함으로써 동일한 반도체 기판 위에 ONO 구조를 갖는 소자와 고전압 소자를 동시에 형성할 수 있다. 또한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 따르면, 아이솔레이션막 위에 ONO 구조를 형성하고, ONO 구조를 구성하는 상부 산화막을 이용하여 액티브 영역 위에 게이트 절연막을 형성함으로써 동일한 반도체 기판 위에 ONO 구조를 갖는 소자와 고전압 소자를 동시에 형성할 수 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 ONO 구조 및 고전압 소자를 갖는 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5 내지 도 8은 본 발명의 다른 실시예에 따른 ONO 구조 및 고전압 소자를 갖는 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.

Claims (9)

  1. 제1 영역 및 제2 영역을 갖는 반도체 기판을 준비하는 단계;
    상기 반도체 기판의 제1 영역에 하부 도전막을 형성하는 단계;
    상기 하부 도전막 및 반도체 기판 위에 하부 산화막 및 질화막을 순차적으로 형성하는 단계;
    상기 제2 영역의 질화막 및 하부 산화막을 제거하여 상기 제2 영역의 반도체 기판의 일부 표면을 노출시키는 단계;
    상기 질화막을 산화 억제막으로 하는 산화 공정을 수행하여 상기 반도체 기판의 노출 표면상에 로코스막을 형성하는 단계;
    상기 질화막 및 로코스막 위에 상부 산화막을 형성하는 단계;
    상기 상부 산화막 위에 상부 도전막을 형성하는 단계;
    상기 제1 영역에서의 상기 상부 도전막의 일부와 상기 제2 영역에서의 상기 상부 도전막의 일부를 제외한 나머지 부분을 노출시키는 마스크막 패턴을 형성하는 단계; 및
    상기 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 제1 영역에 상기 하부 도전막, 하부 산화막, 질화막, 상부 산화막 및 상부 도전막이 순차적으로 적층된 커패시터와 상기 제2 영역의 로코스상에 상부 산화막 및 상부 도전막이 순차적으로 적층된 고전압 소자를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 하부 도전막은 도핑된 폴리실리콘막이고, 상기 상부 도전막은 도핑되지 않은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서, 상기 제2 영역의 질화막 및 하부 산화막을 제거하는 단계는,
    건식 식각 방법을 사용하여 상기 질화막을 제거하는 단계; 및
    습식 식각 방법을 사용하여 상기 하부 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서, 상기 커패시터 및 고전압 소자를 형성하는 단계는,
    상기 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상부 폴리실리콘막, 상부 산화막, 질화막 및 하부 산화막을 순차적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 상부 폴리실리콘막을 제거하는 식각 공정은 건식 식각 방법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 4항에 있어서,
    상기 하부 산화막을 제거하는 식각 공정은 습식 식각 방법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 영역 및 제2 영역을 갖는 반도체 기판에 아이솔레이션막을 형성하여 액티브 영역을 한정하는 단계;
    상기 반도체 기판의 제1 영역에 하부 도전막을 형성하는 단계;
    상기 하부 도전막 및 반도체 기판 위에 하부 산화막 및 질화막을 순차적으로 형성하는 단계;
    상기 제2 영역의 질화막 및 하부 산화막을 제거하여 상기 제2 영역의 반도체 기판의 일부 표면을 노출시키는 단계;
    상기 질화막 및 반도체 기판의 노출 표면 위에 상부 산화막을 형성하는 단계;
    상기 제1 영역내의 질화막 및 상부 산화막과 제2 영역에서 상기 반도체 기판에 접하는 상부 산화막을 제외한 나머지 질화막 및 상부 산화막을 제거하는 단계;
    전면에 상부 도전막을 형성하는 단계;
    상기 제1 영역에서의 상기 상부 도전막의 일부와 상기 제2 영역에서의 상기 상부 도전막의 일부를 제외한 나머지 부분을 노출시키는 마스크막 패턴을 형성하는 단계; 및
    상기 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 제1 영역의 아이솔레이션막 위에 상기 하부 도전막, 하부 산화막, 질화막, 상부 산화막 및 상부 도전막이 순차적으로 적층된 커패시터와 상기 제2 영역의 액티브 영역 위에 상부 산화막 및 상부 도전막이 순차적으로 적층된 고전압 소자를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 하부 도전막은 도핑된 폴리실리콘막이고, 상기 상부 도전막은 도핑되지 않은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 7항에 있어서, 상기 제2 영역의 질화막 및 하부 산화막을 제거하는 단계는,
    건식 식각 방법을 사용하여 상기 질화막을 제거하는 단계; 및
    습식 식각 방법을 사용하여 상기 하부 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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