KR100313153B1 - 반도체소자의 전력배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 전력배선 형성방법에 관한 것으로,
반도체기판에 활성영역을 정의하고 이온 임플란트 공정을 이용하여 웰과 웰 픽업을 형성하고 상기 반도체기판 상부에 제1게이트산화막과 폴리실리콘을 적층하여 형성한 다음, 상기 반도체기판에 커플링 캐패시터가 형성될 영역을 노출시키는 제1감광막패턴을 형성하고 상기 노출된 폴리실리콘 상부를 WF6가스로 프리 퍼지시킨 다음, 디그레이즈시켜 제2게이트산화막을 형성한 다음, 상기 제1감광막을 제거하고 전체표면상부에 텅스텐 실리사이드를 형성한 다음, 상기 텅스텐 실리사이드, 제2게이트산화막, 폴리실리콘, 제1게이트산화막을 워드라인 마스크를 이용한 사진식각공정으로 패터닝하고 상기 텅스텐 실리사이드와 제2게이트산화막을 식각하여 상기 폴리실리콘의 일측을 노출시킨 다음, 후속공정으로 상기 폴리실리콘에 Vss 를 접속시키고 상기 텅스텐 실리사이드와 웰 픽업에 Vcc 를 접속시키는 공정으로 소자의 노이즈를 제거할 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 전력배선 형성방법{A method for forming a power line of a semiconductor device}
본 발명은 반도체소자의 전력배선 형성방법에 관한 것으로, 특히 커플링 캐패시터의 캐패시턴스를 증가시키는 방법에 관한 사항으로 좁은 면적에서도 충분한 양의 캐패시턴스를 확보하며, 칩 크기가 증가하지 않는 제조기술에 관한 것이다.
일반적으로 디램에서는 전력배선 ( power line, Vcc, Vss ) 들의 노이즈 제거 ( noise immunity ) 를 위하여 Vcc, Vss 라인 사이에 커플링 캐패시터를 사용하고 있다.
그리고, 노이즈 제거를 위하여 커플링 캐패시턴스를 증가시키거나, 전력 라인의 저항을 증가시켜야 하는데 두가지 문제점을 가지고 있다.
먼저, 커플링 캐패시턴스의 증가를 위하여 커플링 캐패시터의 면적을 증가시키는 것이 가장 용이한 방법인데, 이는 칩 크기의 증가로 인하여 면적을 증가시키는데 한계가 있다.
그리고, 다른 하나의 방법은 전력배선의 저항을 증가시켜야 하는데 이 또한 소자의 동작에 치명적인 영향을 주기 때문에 적용이 어려운 문제점이 있다.
상기한 바와같이 종래기술에 따른 반도체소자의 전력배선 형성방법은, 노이즈 제거를 위한 커플링 캐패시터의 표면적 증가시 소자의 소형화를 어렵게 하고, 저항의 증가시 소자의 동작 특성 열화를 유발하여 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 하나의 마스크 단계만을 추가로 실시하되, WF6를 퍼지 ( purge ) 하고 린스 ( rince ) 하여 폴리실리콘 표면에 절연막이 형성되도록 하고 이를 커플링 캐패시터 절연막으로 사용하여 캐패시턴스를 증가시킬 수 있는 반도체소자의 전력배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e 는 본 발명의 실시예에 따른 반도체소자의 전력배선 형방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 반도체기판 2 : 웰
3 : 웰 픽업 4 : 제1게이트산화막
5 : 폴리실리콘 6 : 제2게이트산화막
7 : 텅스텐 실리사이드 10 : 제2감광막패턴
20 : 제3감광막패턴
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 전력배선 형성방법는,
반도체기판에 활성영역을 정의하고 이온 임플란트 공정을 이용하여 웰과 웰 픽업을 형성하는 공정과,
상기 반도체기판 상부에 제1게이트산화막과 폴리실리콘을 적층하여 형성하는 공정과,
상기 반도체기판에 커플링 캐패시터가 형성될 영역을 노출시키는 제1감광막패턴을 형성하고 상기 노출된 폴리실리콘 상부를 WF6가스로 프리 퍼지시킨 다음, 디그레이즈시켜 제2게이트산화막을 형성하는 공정과,
상기 제1감광막을 제거하고 전체표면상부에 텅스텐 실리사이드를 형성하는 공정과,
상기 텅스텐 실리사이드, 제2게이트산화막, 폴리실리콘, 제1게이트산화막을 워드라인 마스크를 이용한 사진식각공정으로 패터닝하는 공정과,
상기 텅스텐 실리사이드와 제2게이트산화막을 식각하여 상기 폴리실리콘의 일측을 노출시키는 공정과,
후속공정으로 상기 폴리실리콘에 Vss 를 접속시키고 상기 텅스텐 실리사이드와 웰 픽업에 Vcc 를 접속시키는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1e 는 본 발명의 실시예에 따른 반도체소자의 전력배선 형성방법 형성방법을 도시한 단면도이다.
먼저, 반도체기판(1)에 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다.
그리고, 임플란트 공정으로 웰(2)을 형성하고 후속공정으로 상기 웰(2) 내부에 웰 픽업(3)을 형성한다.
이후 제1게이트산화막(4)을 형성하고 전체표면상부에 폴리실리콘(5)을 형성한다.
이때, 상기 제1게이트산화막(4)은 상기 반도체기판(1) 표면을 열산화, 습식이나 건식 산화방법 등과 같이 일반적인 방법으로 성장시켜 형성한 것이다. (도 1a)
그 다음, 상기 폴리실리콘(5) 제1감광막패턴(도시안됨)을 형성하되, 커플링 캐패시터가 형성될 영역만 오픈시키도록 형성한다.
그리고, 상기 폴리실리콘(5)을 WF6가스를 프리 퍼지 ( prepurge ) 하고 디그레이즈 ( deglaze ) 를 실시하여 커플링 캐패시터가 형성될 지역만 제2게이트산화막(6)을 형성한다.
이때, 상기 제2게이트산화막(6)은 WF6가스의 프리 퍼지 시간과 디그레이즈 공정시 린스 시간을 조절하여 필요한 두께의 제2게이트산화막(6)을 형성한다. (도 1b)
그 다음, 상기 제1감광막패턴을 제거하고 상기 제2게이트산화막(6) 상부에 텅스텐 실리사이드(7)를 형성한다.
그리고, 상기 텅스텐 실리사이드(7) 상부에 제2감광막패턴(10)을 형성한다. 이때, 상기 제2감광막패턴(10)은 워드라인 마스크(도시아됨)를 이용한 노광 및 현상공정으로 형성한다.
그리고, 상기 제2감광막패턴(10)을 마스크로하여 상기 텅스텐 실리사이드(7), 제2게이트산화막(6), 폴리실리콘(5) 및 제1게이트산화막(4)을 순차적으로 건식식각한다. (도 1c)
그 다음, 전체표면상부에 상기 텅스텐 실리사이드(7) 상부에 제3감광막패턴(20)을 형성한다.
이때, 상기 제3감광막패턴(20)은 상기 폴리실리콘(5)이 노출될수 있는 형태로 구비된다.
그 다음, 상기 제3감광막패턴(20)을 마스크로하여 상기 텅스텐 실리사이드(7)을 식각하고 연속적으로 상기 제2게이트산화막(6)을 식각하여 상기 폴리실리콘(5)을 노출시킨 다음, 상기 제3감광막패턴(20)을 제거함으로써 커플링 캐패시터를 형성한다.
후속공정으로 상기 폴리실리콘에 Vss 를 접속시키고 상기 텅스텐 실리사이드(7)와 웰 픽업(3)에 Vcc 를 접속시켜 전력배선을 형성한다. (도 1d, 도 1e)
본 발명에서 상기 제1게이트산화막(4)은 상기 제2게이트산화막(6)과 같은 방법으로 형성할 수 있으며, 상기 제2게이트산화막(6)을 상기 제1게이트산화막(4)과 같은 방법으로 형성할 수도 있다.
상기 도 1e 에 도시된 등가회로는 본 발명에 따라 형성된 전력배선과 커플링 캐패시터를 도시한 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 전력배선 형성방법는, 한번의 마스크 공정 추가로 커플링 캐패시터를 형성하여 노이즈를 제거할 수 있도록 할 수 있는 효과를 제공함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 한다.

Claims (4)

  1. 반도체기판에 활성영역을 정의하고 이온 임플란트 공정을 이용하여 웰과 웰 픽업을 형성하는 공정과,
    상기 반도체기판 상부에 제1게이트산화막과 폴리실리콘을 적층하여 형성하는 공정과,
    상기 반도체기판에 커플링 캐패시터가 형성될 영역을 노출시키는 제1감광막패턴을 형성하고 상기 노출된 폴리실리콘 상부를 WF6가스로 프리 퍼지시킨 다음, 디그레이즈시켜 제2게이트산화막을 형성하는 공정과,
    상기 제1감광막을 제거하고 전체표면상부에 텅스텐 실리사이드를 형성하는 공정과,
    상기 텅스텐 실리사이드, 제2게이트산화막, 폴리실리콘, 제1게이트산화막을 워드라인 마스크를 이용한 사진식각공정으로 패터닝하는 공정과,
    상기 텅스텐 실리사이드와 제2게이트산화막을 식각하여 상기 폴리실리콘의 일측을 노출시키는 공정과,
    후속공정으로 상기 폴리실리콘에 Vss 를 접속시키고 상기 텅스텐 실리사이드와 웰 픽업에 Vcc 를 접속시키는 공정을 포함하는 반도체소자의 전력배선 형성방법.
  2. 제 1 항에 있어서,
    상기 제1게이트산화막은 열산화, 습식이나 건식 산화방법 등과 같이 일반적인 방법으로 성장시켜 형성하는 것을 특징으로하는 반도체소자의 전력배선 형성방법.
  3. 제 1 항에 있어서,
    상기 제1게이트산화막은 WF6가스의 프리 퍼지 시간과 디그레이즈 공정시 린스 시간을 조절하여 형성하는 것을 특징으로하는 반도체소자의 전력배선 형성방법.
  4. 제 1 항 내지 제 3 항중 어느 한항에 있어서,
    상기 제2게이트산화막은 제1게이트산화막과 같은 방법으로 형성하는 것을 특징으로하는 반도체소자의 전력배선 형성방법.
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