KR20050071009A - 선형 패턴의 임계 치수를 고려하여 후속 공정의얼라인먼트 마진을 설정하는 반도체 소자 제조 방법 - Google Patents

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Abstract

임계 치수를 고려하여 후속 공정의 얼라인먼트 마진을 설정하는 반도체 소자 제조 방법을 제공한다. 반도체 소자 제조 방법은 제 1 포토 레지스트 패턴을 형성하는 단계, 미리 설정된 레퍼런스 얼라인먼트 마진 및 레퍼런스 임계 치수 마진을 기준으로 제 1 포토 레지스트 패턴의 얼라인먼트 및 임계 치수를 측정, 판단하는 단계, 제 1 포토 레지스트 패턴을 식각 마스크로 사용하여 제 1 포토 레지스트 패턴의 하부 제 1 막질을 식각하여 제 1 막질 패턴을 형성하는 단계, 레퍼런스 임계 치수 마진을 기준으로 제 1 막질 패턴의 임계 치수를 측정, 판단하는 단계, 제 1 막질 패턴의 상부에 제 2 막질을 형성하고 제 2막질의 패턴 형성을 위한 제 2 포토 레지스트 패턴을 형성하는 단계, 측정된 제 1 막질 패턴의 임계 치수를 고려하여 제 2 포토 레지스트 패턴의 얼라인먼트 마진을 보정하는 단계, 및 보정된 얼라인먼트 마진을 기준으로 제 2 포토 레지스트 패턴의 얼라인먼트를 측정, 판단하는 단계를 포함한다.

Description

선형 패턴의 임계 치수를 고려하여 후속 공정의 얼라인먼트 마진을 설정하는 반도체 소자 제조 방법{Method for manufacturing semiconductor with alignment margin corrected by considering CDs of preceding pattern}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 제 1 막질 패턴의 임계 치수를 측정하여 제 2 막질 패턴을 형성하기 위한 포토 레지스트 패턴 형성시 얼라인먼트 마진 및 임계 치수 마진을 보정한 뒤 제 2 막질 패턴을 형성하는 반도체 소자 제조 방법에 관한 것이다.
일반적으로 반도체 제조 공정의 포토 리소그래피(Photo lithography)공정은 소정의 회로 패턴이 형성되어 있는 노광 마스크를 통하여 포토 레지스트 층에 빛을 전사시키게 된다. 이러한 노광 공정은 가공 및 설계 한계에 따라 미리 설정된 설계 기준을 따른다. 이러한 설계 기준들은 반도체 소자와 상호 연결된 라인 사이의 공간적 한계 및 라인 자체의 폭을 규정함으로써 반도체 기판 상에 형성되는 미세 패턴 또는 라인들이 바람직하지 않게 중복되거나 상호 작용하는 것을 방지할 수 있게 한다. 이러한 설계 기준상의 제약을 임계 치수(Critical Demension:CD)라 지칭하며 이는 반도체 소자들의 제조에 허용된 두개의 미세 패턴 사이의 최소 공간 또는 최소 회로 선폭으로 정의된다.
실제 반도체 기판상에 형성되는 미세 패턴의 폭은 노광 공정에서 사용되는 마스크에 형성되어 있는 기준 설계치와 비교할 때 오차가 발생할 수 있다. 이는 마스크의 광차단막 패턴 밀도에 따라 이를 통과하는 빛의 회절 정도 및 근접 패턴을 통과한 빛과의 간섭 등에 의해 동일한 크기의 패턴에서도 실제 웨이퍼에 형성되는 패턴의 크기가 달라지는 근접효과가 나타나기 때문이다.
제 1 막질 패턴을 형성한 뒤 제 2 막질 패턴 형성을 위한 제 2 포토 레지스트 패턴을 형성하는 공정에는 상기 제 2 포토 레지스트 패턴의 얼라인먼트 계측 및 임계 치수 계측이 수반되는 바, 이는 공정 라이브러리에서 미리 정하여진 일정한 마진을 기준으로 수행된다.
기존 기술에 의한 상기 제 2 포토 레지스트 패턴의 레퍼런스 얼라인먼트 마진 및 레퍼런스 임계 치수 마진은 고정된 값으로 주어짐으로 인하여 실제 형성된 상기 제 1 막질의 패턴이 설계치와 비교하여 발생한 오차를 반영하지 못하였다.
본 발명이 이루고자 하는 기술적 과제는 측정된 임계 치수를 고려하여 후속 공정인 제 2 포토 레지스트 패턴의 얼라인먼트 마진 및 임계 치수 마진을 보정함으로써 수율을 증대시키는 반도체 소자 제조 방법을 제시하는 것이다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 제 1 포토 레지스트 패턴을 형성하는 단계, 미리 설정된 레퍼런스 얼라인먼트 마진 및 레퍼런스 임계 치수 마진을 기준으로 상기 제 1 포토 레지스트 패턴의 얼라인먼트 및 임계 치수를 측정, 판단하는 단계, 상기 제 1 포토 레지스트 패턴을 식각 마스크로 사용하여 상기 제 1 포토 레지스트 패턴의 하부 제 1 막질을 식각하여 제 1 막질 패턴을 형성하는 단계, 상기 레퍼런스 임계 치수 마진을 기준으로 상기 제 1 막질 패턴의 임계 치수를 측정, 판단하는 단계, 상기 제 1 막질 패턴의 상부에 제 2 막질을 형성하고 상기 제 2막질의 패턴 형성을 위한 제 2 포토 레지스트 패턴을 형성하는 단계, 측정된 상기 제 1 막질 패턴의 임계 치수를 고려하여 제 2 포토 레지스트 패턴의 얼라인먼트 마진을 보정하는 단계, 및 상기 보정된 얼라인먼트 마진을 기준으로 상기 제 2 포토 레지스트 패턴의 얼라인먼트를 측정, 판단하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 지칭하는 '레퍼런스 얼라인먼트 마진'이란 기존 공정 라이브러리에서 설정된 허용범위의 얼라인먼트 오차를 말하며, '레퍼런스 임계 치수 마진'이란 기존 공정 라이브러리에서 설정한 반도체 기판상에 형성된 미세 패턴 사이에 허용된 최소 공간 또는 최소 회로 선폭의 수치를 말한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 나타낸 흐름도로서 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 크게 제 1 포토 레지스트 패턴을 형성하는 단계(S100), 제 1 막질 패턴을 형성하는 단계(S200), 제 2 막질을 형성하고, 상기 제 2 막질의 패턴 형성을 위한 제 2 포토 레지스트 패턴을 형성하는 단계(S300)를 포함한다. 도 1을 참조하여 본 발명의 일 실시예에 따른 제조 방법을 구체적으로 설명한다.
먼저, 제 1 포토 레지스트 패턴을 형성한다(S110). 상기 제 1 포토 레지스트 패턴을 형성하는 공정(S110)은 제 1 막질이 형성된 기판의 영역을 건조(dehydration bake)시키는 단계, 상기 기판 표면을 HMDS(Hexa-methylene disilane)처리하는 단계, 상기 기판의 전면에 제 1 포토 레지스트를 도포하는 단계, 상기 제 1 포토 레지스트에 대한 소프트 베이크(soft bake)를 실시하는 단계, 노광 마스크를 얼라인하여 노광을 실시하는 단계, 상기 노광된 제 1 포토 레지스트에 대한 PEB(Post exposure bake)를 수행하는 단계, 및 상기 제 1 포토 레지스트를 현상하여 제 1 포토 레지스트 패턴을 완성하는 단계를 포함한다. 상기 HMDS처리는 상기 포토 레지스트의 점착력을 높이기 위한 공정이다. 상기 소프트 베이크는 상기 제 1 포토 레지스트 도포 후 솔벤트(solvent)를 제거하기 위한 것이며, 상기 PEB는 노광 공정 후의 잠복 이미지(latent image)를 최적화 시키기 위하여 행하는 것이다. 통상 상기 PEB는 소프트 베이크에 비하여 고온에서 실시하므로 하드 베이크(Hard bake)라고 지칭하기도 한다.
그 다음, 미리 설정된 레퍼런스 얼라인먼트 마진을 기준으로 상기 제 1 포토 레지스트 패턴의 얼라인먼트를 측정, 판단한다(S120). 노광 공정을 매개로 웨이퍼상에 정밀한 반도체 패턴을 형성할 때, 박막 패턴의 형상으로 웨이퍼 상에 빛이 노광되도록 하는 역할을 하는 레티클의 위치가 지정된 위치가 아니거나 웨이퍼의 위치가 지정된 위치에 놓이지 않을 경우, 선행 반도체 공정에 의하여 형성된 반도체 박막 패턴의 지정된 위치에 후속 반도체 박막 패턴이 형성되지 못하는 문제점이 발생한다. 따라서 상기 제 1 포토 레지스트 패턴이 완성된 뒤 상기 제 1 포토 레지스트의 정렬상태를 확인하기 위한 패턴이 별도로 제 1 포토 레지스트 패턴 상에 형성된다. 기존의 공정 라이브러리에서는 레퍼런스 얼라인먼트 마진이 설정되어 있어 이를 기준으로 얼라인먼트 상태를 판정하게 된다.
그 다음, 미리 설정된 레퍼런스 임계 치수 마진을 기준으로 상기 제 1 포토 레지스트 패턴의 임계 치수를 측정, 판단한다(S130). 최근, 임계 치수가 초 미세화됨으로 인해 상기 노광 공정에서 생성되는 표면 미세 구조물의 측정 및 검사를 위하여 임계 치수 측정용 주사 전자 현미경(CD-SEM)이 주로 사용되고 있다. 전자 현미경으로 미세 구조물의 폭을 측정한 뒤 상기 레퍼런스 임계 치수 마진 이내의 크기로 형성되었는지 판단한다. 본 단계에서 행하여지는 임계 치수 측정을 ADI(After development inspection)이라고도 한다.
그 다음, 식각 공정을 통하여 제 1 막질 패턴을 형성하고(S210), 상기 제 1 막질 패턴의 임계 치수를 측정한다(S220). 상기 식각 공정은 건식 또는 습식으로 이루어질 수 있다. 상기 식각 공정으로 상기 제 1 막질 패턴이 형성된 뒤 잔존하는 상기 제 1 포토 레지스트 패턴은 제거된다. 상기 제 1 막질 패턴의 임계 치수는 상기 제 1 포토 레지스트 패턴의 임계 치수를 측정, 판단(S130)하는 방법에 준하여 측정, 판단하게 된다. 상기 제1 포토 레지스트 패턴의 임계 치수를 측정, 판단하는 단계(S130)와는 구분하여, 본 단계에서 행하여지는 임계 치수 측정을 ACI(After clean inspection)이라고도 한다.
그 다음, 상기 제 1 막질 패턴 상면에 제 2 막질을 형성하고(S310), 상기 제 2 막질 상면에 제 2 포토 레지스트 패턴을 형성한다(S320). 상기 제 2 포토 레지스트 패턴을 형성하는 방법은 상기 제 1 포토레지스트 패턴을 형성하는 방법(S110)에 준한다.
그 다음, 상기 제 1 막질 패턴의 임계 치수를 고려하여 상기 제 2 포토 레지스트 패턴의 얼라인먼트 마진을 보정한 뒤(S330) 상기 보정된 얼라인먼트 마진을 기준으로 상기 제 2 포토 레지스트 패턴의 얼라인먼트를 측정, 판단한다(S340). 도 2 내지 도 4는 얼라인먼트 마진 보정이 어떻게 이루어지는지를 설명하기 위한 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 수행하는 중간 단계를 도시한 단면도로서 제 1 막질 패턴(110, 120)이 형성된 상면에 제 2 포토 레지스트의 노광을 위한 마스크(250)가 정위치에 정렬된 경우를 나타낸다. 상기 제 1 막질(110, 120)은 제 1 미세패턴(110) 및 상기 제 1 미세패턴(110)에 인접한 제 2 미세패턴(120)을 포함한다. 상기 제 1 막질 패턴(110, 120) 상부에는 제 2 막질(도시하지 않음)이 형성되어 있고, 상기 제 2 막질 상부에는 상기 제 2 막질 패턴 형성을 위한 제 2 포토 레지스트(도시하지 않음)가 도포되어 있다. 상기 마스크(250)는 이후 공정에서 만들어질 상기 제 2 포토 레지스트의 패턴의 형상대로 소정의 회로 패턴이 형성되어 있다.
상기 제 1 미세패턴(110)의 일 측벽 및 상기 제 2 미세패턴(120)의 이에 대응하는 측벽 사이의 간격을 피치(x1)라고 지칭하며 이는 디바이스의 성질에 따라 결정되는 고정값이다. 상기 제 1 미세 패턴(110) 및 상기 제 2 미세패턴(120)의 각각의 폭을 미세 패턴 폭(y1)이라고 지칭하며, 이는 상기 제 1 막질 패턴의 임계 치수 측정시(S220) 실질적으로 측정하게 되는 값이다. 상기 제 2 포토 레지스트에 형성될 패턴의 폭(z1)은 상기 마스크(250)에 의하여 결정된다. 상기 제 1 미세 패턴(110) 및 상기 제 2 미세 패턴(120)의 폭은 공정 라이브러리에 의하여 당초 설계 수치에 따라 형성된 경우를 나타낸다. 따라서 제 2 포토 레지스트 형성할 때 적용되는 상기 레퍼런스 임계 치수 마진(m1)은 (x1-y1-z1)/2으로 정의되며, 제 2 포토 레지스트를 형성할 때 적용되는 레퍼런스 얼라인먼트 마진은 통상 상기 레퍼런스 임계 치수 마진(m1)을 고려하여 정하여진다.
한편, 도 3은 제 1 미세 패턴(112) 및 제 2 미세 패턴(122)의 폭(y2)이 당초 설계 수치에 비해 크게 형성된 경우(y2> y1)를 도시한 반도체 소자의 단면도이다.
이 경우 제 2 포토 레지스트 패턴의 형성을 위한 마스크(250)가 기준 위치(252)에서 벗어나서 위치하는 경우, 얼라인먼트 마진이 매우 협소하게 된다. 도 4는 제 1 미세 패턴(114) 및 제 2 미세패턴(124)의 폭(y3)이 당초 설계 수치에 비해 작게 형성된 경우(y3<y1)를 도시한 반도체 소자의 단면도이다. 이 경우 제 2 포토 레지스트 패턴의 형성을 위한 마스크(250)가 기준 위치(254)에서 일정 간격 벗어나서 위치하는 경우에도, 얼라인먼트 마진에는 여유가 있다. 결국, 제 1 미세 패턴(112) 및 제 2 미세 패턴(122)의 폭(y1, y2, y3)에 따라 얼라인먼트 마진이 다르게 적용될 수 있다. 따라서 레퍼런스 얼라인먼트 마진을 상수로 설정한 기존 반도체 소자 제조 방법과 달리 상기 얼라인먼트 마진을 변수로 설정하도록 한다. 즉, 제 1 막질 패턴의 임계 치수를 측정하는 단계(S220)에서 측정된 상기 미세패턴의 폭에 대한 데이터를 고려하여 상기 레퍼런스 얼라인먼트 마진을 보정함으로써 새로운 얼라인먼트 마진을 적용하여 제 2 포토 레지스트 패턴의 얼라인먼트를 측정, 판단하도록 한다.
마지막으로, 상기 제 1 막질의 임계 치수를 고려하여 제 2 포토 레지스트 패턴의 임계 치수 마진을 보정하고(S350), 상기 보정된 임계 치수 마진을 기준으로 상기 제 2 포토 레지스트 패턴의 임계 치수를 측정, 판단한다(S360). 도 2에 의하면, 상기 제 2 포토 레지스트 패턴의 레퍼런스 임계 치수 마진(m1)은 (x1-y1-z 1)/2로 정하여진다. 한편, 도 3에 도시되어 있는 바와 같이, 제 1 미세 패턴(112) 및 제 2 미세 패턴(122)의 폭(y2)이 당초 설계 수치에 비해 크게 형성된 경우에는 제 2 포토 레지스트 패턴의 임계 치수 마진(m2)은 (x2-y2-z2)/2으로 정하여 지며, 반대로 도 4에 도시되어 있는 바와 같이 제 1 미세 패턴(114) 및 제 2 미세패턴(124)의 폭(y3)이 당초 설계 수치에 비해 작게 형성된 경우 제 2 포토 레지스트 패턴의 임계 치수 마진(m3)은 (x3-y3-z3)/2으로 정하여진다. 도 2 내지 도 4에 나타난 바와 같이 임계 치수 마진의 크기는 m3 >m1 >m2 순이다. 결국, 제 1 막질 패턴(110, 120)의 크기에 따라 상기 제 1 막질 패턴(110, 120, 112, 122, 114, 124) 상부에 형성될 제 2 포토 레지스트 패턴의 폭(z1 ,z2 ,z3)의 오차 허용 범위도 달라질 수 있다. 따라서 제 2 포토 레지스트의 임계 치수 마진도 고정값이 아닌 변수로 설정하여 제 1 막질 패턴(110, 120)의 폭(y1, y2, y3)의 측정 데이터를 근거로 보정하도록 한다. 상기 보정된 제 2 포토 레지스트 임계 치수 마진을 기준으로 상기 제 2 포토 레지스트 패턴의 임계 치수를 측정, 판단함으로써 반도체 소자 제조 공정에서의 수율을 높일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 이루어진 본 발명에 따르면, 측정된 임계 치수를 고려하여 후속 공정인 제 2 포토 레지스트 패턴의 얼라인먼트 마진 및 임계 치수 마진을 보정함으로써 수율을 증대시키는 반도체 소자 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 나타낸 흐름도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정의 중간 단계를 나타내는 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
110 : 제 1 미세 패턴 120 : 제 2 미세 패턴
250 : 제 2 포토 레지스트 패턴 형성용 마스크
252, 254 : 마스크의 기준 위치

Claims (2)

  1. (a) 제 1 포토 레지스트 패턴을 형성하는 단계;
    (b) 미리 설정된 레퍼런스 얼라인먼트 마진 및 레퍼런스 임계 치수 마진을 기준으로 상기 제 1 포토 레지스트 패턴의 얼라인먼트 및 임계 치수를 측정, 판단하는 단계;
    (c) 상기 제 1 포토 레지스트 패턴을 식각 마스크로 사용하여 상기 제 1 포토 레지스트 패턴의 하부 제 1 막질을 식각하여 제 1 막질 패턴을 형성하는 단계;
    (d) 상기 레퍼런스 임계 치수 마진을 기준으로 상기 제 1 막질 패턴의 임계 치수를 측정, 판단하는 단계;
    (e) 상기 제 1 막질 패턴의 상부에 제 2 막질을 형성하고 상기 제 2막질의 패턴 형성을 위한 제 2 포토 레지스트 패턴을 형성하는 단계;
    (f) 측정된 상기 제 1 막질 패턴의 임계 치수를 고려하여 제 2 포토 레지스트 패턴의 얼라인먼트 마진을 보정하는 단계;및
    (g) 상기 (f) 단계에서 보정된 얼라인먼트 마진을 기준으로 상기 제 2 포토 레지스트 패턴의 얼라인먼트를 측정, 판단하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서, 상기 제 1 막질의 임계 치수를 고려하여 상기 (g) 단계 이후 상기 레퍼런스 임계 치수 마진을 보정하고 상기 보정된 레퍼런스 임계 치수 마진을 기준으로 제 2 포토 레지스트 패턴의 임계치수를 측정, 판단하는 단계를 포함하는 반도체 소자 제조 방법.
KR1020030101765A 2003-12-31 2003-12-31 선형 패턴의 임계 치수를 고려하여 후속 공정의얼라인먼트 마진을 설정하는 반도체 소자 제조 방법 KR20050071009A (ko)

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