KR20010030519A - 상대적으로 작은 임계 치수를 가진 피쳐들을 포함하는집적 회로를 제조하는 방법 - Google Patents

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Abstract

본 발명은 집적 회로가 상대적으로 작은 소망의 임계 치수를 갖는 회로 피쳐를 포함하도록 반도체 웨이퍼 상에 집적 회로를 제조하는 방법에 관한 것이다. 상기 방법은 레티클이 임계 치수를 가진 패턴 피처를 포함하여 회로 피쳐가 상대적으로 작은 소망의 임계 치수를 갖도록 그 사이에 쉬프트로써 다수의 노출 단계에 의해 규정된 오버랩 영역에 기초해 대응하는 회로 피쳐를 형성하도록 설계하는 단계를 바람직하게 포함한다. 설계 단계는 패턴 피쳐의 임계 치수 및 회로 피쳐의 소망한 임계 치수로의 쉬프트에 관한 스케일링 인자 함수를 결정하고, 그리고 스케일링 인자 함수가 또한 쉬프트 함수라는 것을 고려하는 것을 바람직하게 포함한다. 상기 방법은 레티클을 제조하고, 다수의 노출 단계에 기초해 반도체 웨이퍼 상에 집적 회로를 제조하기 위해 레티클을 이용하는 단계를 바람직하게 포함한다. 본 발명은 스케일링 인자는 일정수(a single number)가 아니라 대신 노출 단계 사이의 쉬프트에 또한 기초한 비선형 함수라는 것을 인식한다.

Description

상대적으로 작은 임계 치수를 가진 피쳐들을 포함하는 집적 회로를 제조하는 방법{METHOD FOR MAKING INTEGRATED CIRCUITS INCLUDING FEATURES WITH A RELATIVELY SMALL CRITICAL DIMENSION}
본 발명은 반도체 분야에 관한 것으로 특히 반도체 웨이퍼 상에 집적 회로를 제조하는 방법에 관한 것이다.
집적 회로는 컴퓨터, 셀룰러 전화, 오락 시스템 등과 같은 전자 장치에 널리 이용되고 있다. 전형적인 집적 회로는 내부에 형성된 다수의 활성(active) 영역을 가진 반도체 기판을 포함한다. 이러한 활성 영역들은 기판 위 층 안에 형성된 다양한 도전성(conductive) 혹은 금속 라인에 의해 상호 연결될 수도 있다. 따라서 집적 회로는 예를 들어 수백만 개의 트랜지스터를 포함할 수도 있다.
집적 회로의 밀도가 지속적으로 증가함에 따라 금속 라인의 폭, 혹은 폴리게이트(polygate) 산소 층의 폭 같은 각 피쳐는 지속적으로 감소한다. 피쳐를 작게 할수록 더 고속 동작, 더 적은 전력 소모, 더 복잡한 기능을 수행할 수 있다. 그러한 피쳐들은 마스크 혹은 광학 리소그래피(optical lithography)나 포토리소그래피 (photolithography)로 일반적으로 알려진 프로세스에서 마스크 혹은 레티클로 부터 이미지화된 패턴에 반도체 웨이퍼 상의 포토레지스트(photoresist) 층을 선택적으로 노출함으로써 전형적으로 규정된다. 예를 들어 노출된 포토레지스트 층 부분은 이미지에 노출되었을 때 에칭 저항성으로 만들어 질 수 있다. 그 후 비 노출 부분은 소망의 포토레지스트 패턴을 남기고 제거될 수도 있다. 포토레지스트 화학은 노출된 부분은 에칭되고 비 노출 부분은 남아 있도록 하는 것을 또한 제공할 수도 있다. 그 후 남아 있는 레지스트 부분은 전형적으로 집적 회로 하층 부분의 선택적 에칭을 제공하는데 이용된다.
해상도(resolution) 및 최소 배선폭(feature size)은 포토리소그래피에서 사용된 빛의 파장에 관련이 있다. 이른바 레일리 해상도 표준(Rayleigh resolution criteria)은 집적 회로 제조 과정에서 지속적으로 줄어들고 있는 피쳐 크기를 이미징하기 위한 물리적 한계를 곧 규정할 것이다. 지속적인 개발로 인해 광학 리소그래피는 최소 배선폭의 감소에 보조를 맞출 수 있었다. 1999년 7월 발표된 IEEE 스펙트럼 논문 "초경량 리소그래피" 페이지 35 - 40에 나타나 있듯이 차세대 공학기술로의 완전한 전환이 달성될 때까지 주어진 리소그래피 세대의 수명은 수정된다. 달리 말하면 사용된 빛의 파장에 의해 제한되는, 작은 피쳐를 패터닝하는 것을 돕기 위해 다양한 교정 방법들이 취해졌다. 전형적인 교정 기술은 광학 근사 교정 (optical proximity correction : OPC) 및 페이즈 쉬프트 마스크의 사용을 포함한다. 불행하게도 그러한 페이즈 쉬프트 마스크와 OPC 마스크는 상대적으로 비쌀 수 있다.
한가지 가능한 선택은 연속적인 프린팅 혹은 노출 단계들을 이용하는 것이며, 이는 예를 들어 후(Hu)등의 미국 특허 제 5,905,020호 및 가드너(Gardner)등의 미국 특허 제 5,811,222호에 개시되어 있듯이 연속적인 노출 사이에 쉬프트(shift)가 수행된다. 후(Hu)등의 특허는 정확한 임계 치수를 달성하기 위해 현상하는 동안 포토레지스트 및 포토레지스트 팽창(swelling) 정도의 대조 같은 프로세스 인자를 고려하기 위해 위치 쉬프트 크기를 조절하는 것이 필요하다는 것을 특히 인식한다. 주어진 프로세스를 위한 이러한 보상 인자는 원하는 임계 치수를 토대로 실험적으로 결정되는 것으로 표현되어 있다. 대부분의 경우에 이런 보상 인자는 0.8 에서 1.8의 범위 안에 놓인다.
불행하게도 회로의 최소 배선폭이 더욱 감소함에 따라 오버랩 프린팅 접근법은 유용하나 부정확한 피쳐를 생산할 수도 있다. 이것은 바로 오직 일정 스칼라 보상 인자를 이용하기 때문이다. 많은 응용예에서 일정 스칼라 보상 인자는 받아들일 수 없는 결과를 낳는다.
따라서 본 발명의 목적은 더 작은 최소 배선폭을 갖는 집적 회로를 제조하기 위한 방법을 제공하는 것이다.
본 발명의 다른 목적은 오버랩 혹은 쉬프트된 노출 접근법 및 소형 회로 피쳐의 정확한 생산에 기초하여 더 작은 최소 배선폭을 갖는 집적 회로를 제조하는 방법을 제공하는 것이다.
본 발명의 상술한 목적 및 다른 목적, 특징 및 장점은 반도체 웨이퍼 상에 집적 회로를 제조하는 방법에 의해 제공되며, 여기서 집적회로는 상대적으로 작은 소망의 임계 치수를 갖는 회로 피쳐를 포함한다. 상기 방법은 회로 피쳐가 상대적으로 작은 소망의 임계 치수를 갖도록 그 사이에 쉬프트를 갖는 다수의 노출 단계에 의해 규정된 오버랩 영역에 기초해 대응하는 회로 피쳐를 형성하도록 임계 치수를 갖는 패턴 피쳐를 포함하는 레티클을 설계하는 단계를 바람직하게 포함한다. 더욱이 설계 단계는 스케일링 인자 함수가 또한 쉬프트 함수라는 것을 고려하면서 패턴 피쳐의 임계 치수 및 스프트를 회로 피쳐의 소망의 임계 치수와 관련 시키는 스케일링 인자 함수를 결정하는 단계를 포함한다. 또한 상기 방법은 다수의 노출 단계에 기초하여 반도체 웨이퍼 상에 집적회로를 만들기 위해 레티클의 제조 및 이용 단계를 바람직하게 포함한다. 본 발명은 스케일링 인자가 일정수(a single number)가 아니라 대신 비선형 함수로서 노출 단계 사이의 쉬프트에 또한 기초한다는 것을 인식한다.
상기 결정 단계는 실험적으로 스케일링 인자 함수를 결정하는 것을 바람직하게 포함한다. 또한 상기 스케일링 인자 함수는 전형적으로 레티클을 이용하는 포토리소그래피 툴, 툴의 세팅 및 반도체 웨이퍼 상의 포토레지스트의 함수이다. 물론 포토레지스트 층은 반도체 웨이퍼 상에 도포되며 레티클은 포토레지스트 층을 선택적으로 노출하는데 이용된다. 노출 후에 포토레지스트 층의 부분들은 제거된다.
본 발명은 집적회로가 적어도 몇몇 상대적으로 고속인 MOS 트랜지스터의 게이트를 위한 회로 피쳐를 포함할 때 특히 유용하다. 그러한 상대적으로 작은 피쳐는 과거에는 제 2 페이즈 쉬프트 레티클을 이용하여 만들어졌다. 그러나 본 발명은 상대적으로 비싼 제 2 페이즈 쉬프트 레티클 및 이러한 페이즈 쉬프트 레티클을 이용하기 위한 추가 프로세싱 단계를 없애준다. 달리 말하면 집적회로는 고속 MOS 트랜지스터들과 저속 MOS 트랜지스터들을 위한 회로 피쳐를 포함할 수도 있으며, 집적회로에서 레티클은 본 발명에 따라 고속 및 저속 MOS 트랜지스터 둘 모두에 이용될 수 있다.
집적 회로는 일반적으로 직사각형 혹은 직사각형의 조합에 기초한 형태의 회로 피쳐를 바람직하게 포함한다. 그런 피쳐를 위해 노출 단계 사이의 쉬프트는 대각선 방향이 바람직하다.
본 발명의 다른 방법 측면은 반도체 웨이퍼 상에 상대적으로 작은 소망의 임계 치수를 갖는 회로 피쳐를 규정하는 것이다. 상기 방법은 레티클이 임계 치수를 가진 패턴 피쳐를 포함하고, 회로 피쳐가 상대적으로 작은 소망의 임계 치수를 갖도록 그 사이에 쉬프트를 갖는 다수의 노출 단계에 의해 규정된 오버랩 영역에 기초하여 대응하는 회로 피쳐를 형성하도록 레티클을 설계하는 것을 바람직하게 포함한다. 상기 설계 단계는 스케일링 인자 함수가 또한 쉬프트의 함수라는 것을 고려하면서 패턴 피쳐의 임계 치수 및 쉬프트를 회로 피쳐의 소망의 임계 치수와 관련 시키는 스케일링 인자 함수를 실험적으로 결정하는 단계를 바람직하게 포함한다. 또한 상기 방법은 레티클을 제조하고, 포토레지스트 층으로 반도체 웨이퍼를 코팅하고, 그 사이에 쉬프트를 갖는 다수의 노출 단계를 위해 레티클을 이용하는 단계를 바람직하게 포함한다.
본 발명의 또 다른 방법의 측면은 레티클을 설계하는 방법을 지향한다.
레티클은 임계 치수를 가진 패턴 피쳐를 포함하고, 회로 피쳐가 상대적으로 작은 소망의 임계 치수를 갖도록 그 사이에 쉬프트를 갖는 다수의 노출 단계에 의해 규정된 오버랩 영역에 기초해 반도체 웨이퍼 상의 집적 회로 내에 대응하는 회로 피쳐를 형성한다. 이 방법은 스케일링 인자 함수가 또한 쉬프트의 함수라는 것을 고려하면서 패턴 피쳐의 임계 치수 및 쉬프트를 회로 피쳐의 소망의 임계 치수와 관련시키는 스케일링 인자를 결정하는 단계를 바람직하게 포함한다.
도 1은 본 발명에 따라 제조된 레티클을 이용하는 포토리소그래피 툴(tool)의 단순화 한 개략도,
도 2는 본 발명에 따른 방법을 예시하는 흐름도,
도 3은 종래 기술로서 일정 스케일링 인자에 기초한 회로 피쳐의 예상한 이론적 임계 치수 대 패턴 피쳐의 임계 치수의 제 1 궤적과, 본 발명에 따라 비선형 스케일링 인자 함수에 기초한 회로 피쳐의 실제 임계 치수 대 패턴 피쳐의 임계 치수의 제 2 궤적을 갖는 그래프,
도 4는 본 발명에 따른 집적 회로 피쳐 및 이중 노출 접근법 예시의 매우 확대된 개략 평면도.
본 발명은 이하에서 도면을 참조하여 더욱 상세히 설명될 것이다. 그러나 본 발명은 다수의 다른 형태로 구체화되며 여기의 네 가지의 실시예 세트로 제한되는 것으로 해석되어서는 안된다. 오히려, 이들 실시예는 이런 개시가 철저하고, 완전하며, 당업자에게 본 발명의 범위를 완전하게 전달하게 하기 위해 제공된다. 본 명세서를 통해 동일한 참조 번호는 동일한 요소를 나타낸다.
본 발명은 상대적으로 작은 임계 치수를 갖는 상대적으로 작은 회로 피쳐를 포함하는 집적 회로를 제조하는 방법에 관한 것이다. 먼저 도 1을 참조하면 본 발명의 방법을 유리하게 이용하는 광학 리소그래피 시스템(10)이 도시되어 있다. 시스템(10)은 도시된 대로 광 소스(12)를 포함하며, 광 소스(12)는 도시된 레티클(14)을 지향하여 관통하는 빛을 발생시킨다. 레티클(14)은 당업자라면 용이하게 알 수 있듯이 반도체 웨이퍼(15)의 표면에 광학적으로 전사될 패턴 피쳐를 포함한다. 렌즈 시스템(16)은 레티클(14)로부터 웨이퍼(15)까지의 광학 경로 사이에 개략적으로 도시되어 있다.
당업자라면 다른 동일하고 더 복잡한 광학 요소의 구성이 레티클(14)의 패턴을 웨이퍼(15) 상으로 전달하는데 이용될 수도 있다는 것을 인식할 것이다. 예시된 실시예에서는 단일 집적 회로를 위한 단일 이미지(17)만이 도시되어 있으나 당업자라면 다수의 이미지들이 동시 혹은 순차적으로 형성될 수도 있다는 것을 인식할 것이다. 더욱이 당업자라면 웨이퍼(15)가 정밀하게 이동 가능한 스테이지상에서 지지될 수도 있다는 것을 인식할 것이다. 따라서 스테이지 및 웨이퍼는 입사광에 대해 스테핑 패션(a stepping fashion)으로 이동되어 웨이퍼의 다른 부분을 프린팅 혹은 노출시킴으로써 다른 집적 회로를 형성할 수도 있다. 이 스테핑 피쳐는 본 발명에서 서로간에 위치 쉬프트된 다수의 노출 혹은 프린팅를 제공하기 위해 이용된다. 따라서 단일 노출을 이용하여 가능한 것보다 더 작은 장치 최소 배선폭이 형성될 수 있다.
본 발명의 배경 부분에서 언급했듯이 더욱 더 작은 피쳐를 프린팅할 수 있는것이 일반적으로 바람직하다. 물론 그렇게 하는 방법은 빛의 파장을 감소시키고 광학적 요소의 개구수(a numerical aperture)의 증가를 포함한다. 이것은 일반적으로 리소그래피 툴의 차세대로의 발전을 필요로 한다. 다른 기술들은 또한 현재의 리소그래피 툴의 유용성의 확장을 제안해왔다. 예를 들어 페이즈 쉬프트 레티클들이 몇몇 응용에 이용되고 있으나 기존의 레티클보다도 일반적으로 훨씬 비싸다.
몇몇 회로들은 대형 게이트에 추가로 상대적으로 소형인 게이트를 필요로 한다. 소형인 게이트들은 당업자들이 인식하듯이 소위 고속 게이트 MOS 트랜지스터를 위한 것이다. 고속 및 저속 게이트 트랜지스터 둘 다를 형성하는 한가지 접근 방법은 저속 게이트와 다른 피쳐들을 위해 기존의 단일 노출 및 레티클을 이용하며, 고속 게이트들은 페이즈 쉬프트 레티클을 이용하여 형성하는 것이다. 페이즈 쉬프트 레티클들은 상대적으로 비싸고, 상이한 레티클들을 이용하는 다중 노출 단계는 프로세스를 복잡하게 한다.
현재의 포토리소그래피 기술들로부터 더 작은 최소 배선폭을 얻기 위한 다른 접근 방법은 예를 들어 후(Hu)등의 미국 특허 제 5,905,020호 및 가드너(Gardner)등의 미국 특허 제 5,811,222호에 개시되어 있으며, 참조로써 그 둘 전부를 이곳에서 인용한다. 상기 특허들은 연속적인 프린팅 혹은 노출 단계를 개시하고 있으며, 여기서 쉬프트는 연속적인 노출 사이에 수행된다. 후(Hu)등의 특허는 현상 동안에 포토레지스트의 대조 및 포토레지스트 팽창 정도와 같은 프로세스 인자를 고려하도록 위치 쉬프트를 조절하는 것이 필요하다는 것을 인식한다. 그러나 후(Hu)등의 특허는 그러한 보상을 위한 오직 하나의 스칼라 인자를 기술한다. 이 스칼라 인자는 소망의 작은 회로 피쳐를 생산하는데 충분히 정확하지 않기 때문에 많은 응용예에서는 충분하지 않다.
이제 도면 2 - 4를 추가적으로 참조하여, 본 발명의 방법을 보다 상세히 설명한다. 본 발명의 한가지 방법은 단일 노출 혹은 프린팅의 레일리 한계 아래의 상대적으로 작은 최소 배선폭을 갖는 집적 회로를 만들기 위한 것이다. 특히 시작 블록(40)에서 스케일링 인자 함수가 먼저 결정된다. 이 스케일링 인자 함수는 레티클의 임계 치수를 곱하고 쉬프트를 빼서 포토레지스트 층위에 생산될 임계 치수를 발생시키기 위해 사용된다. 이 함수는 또한 그 세팅등 이용되는 포토리소그래피 툴, 포토레지스트 특성을 바람직하게 고려하며 에칭 효과를 또한 포함할 수도 있다.
과거의 출원인들이 이해하지 못했던 것은 스케일링 인자는 또한 쉬프트 함수라는 것이다. 스케일링 인자 함수를 결정하는데 쉬프트를 포함시킴으로써 더욱 개선되고 확고한 결과를 달성할 수 있다.
스케일링 인자 함수의 대표적 궤적은 도 3의 궤적(36)이다. 궤적(36)은 회로 피쳐의 임계 치수(Cdw) 대 쉬프트(S)의 비선형 함수를 나타낸다. 참조 번호(35)로 표기된 점선 궤적은 쉬프트와 회로 피쳐의 임계 치수 사이의 관계를 이론적으로 계산한 것을 나타내는 것으로 회로 피쳐의 임계 치수가 쉬프트와 또한 관련이 있다는 것을 인식하지 않으면서 알려진 레티클의 임계 치수(CDr)을 토대로 작성되었다. 궤적(36)은 니콘 스테퍼(a Nikon stepper)/스캐너(scanner) 시스템을 토대로 한 실제 실험적으로 결정된 스케일링 인자 함수의 전형이다.
블록(44)에서 회로 피쳐의 소망의 임계 치수를 발생하기 위해 레티틀의 임계 치수와 쉬프트를 고려하여 레티클을 설계할 수 있다. 예를 들어 고속 MOS 트랜지스터와 저속 MOS 트랜지스터의 게이트 같은 피쳐들을 설계할 수 있다. 따라서 레티클(14)은 통상적일 수 있으며 예를 들어 당업자들이 인식하듯이 더 작고 고속 게이트를 만들기 위해 과거에 이용 되었듯이 페이즈 쉬프트 능력을 레티클(14)이 필요로 하지 않을 수 있다.
도 1의 블록(46)에서 당업자들이 용이하게 알 수 있듯이 레티클(14)은 통상의 기술을 이용하여 제조된다. 블록(48)에서 포토레지스트 층은 웨이퍼(15) 상으로 스핀 코팅된다. 레티클(14)은 그 후 제 1 노출 혹은 프린팅에 이용된다(블록 50). 특히 도 4를 참조하면, 제 1 프린팅은 우측 대각선 해치 라인(hatch lines)에서 보여지듯이 일반적으로 직사각형 이미지(21)를 생산한다. 블록(52)에서 웨이퍼(15)는 대각선 위 및 우측으로 쉬프트되며, 블록(54)에서 제 2 노출 혹은 프린팅이 수행된다. 이러한 제 2 노출은 좌측 대각선 해치 라인이 가리키는 이미지(22)를 생산한다. 물론 두 가지 프린팅 사이의 오버랩 영역은 통상의 단일 프린팅이 생산하는 것보다 더 작은 회로 피쳐를 생산한다.
포토레지스트 층은 그때 적당한 디벨러퍼(developer)의 적용에 의해 현상될 수도 있으며(블록 56), 포토레지스트 부분은 선택적으로 제거된다. 당업자들이 인식하듯이 남은 포토레지스트 부분은 도시된 실시예에서 오버랩 영역보다 다소 작을 수 있다. 이것은 도 4에서 더욱 명확히 보여지며, 여기서 내부 오버랩 직사각형(25)은 남아 있으나 오버랩 프레임(23)은 제거되어 있다.
블록(58)에서 예를 들어 블록(60)의 종료 전에 마스크로써 남은 포토레지스트 부분을 이용하고 에칭등의 후속 프로세싱 단계가 수행될 수도 있다. 따라서 당업자들이 인식하고 있듯이 반도체 웨이퍼(15)에서 규정된 회로 피쳐는 직접 혹은 어떤 스케일 인자에 의해 남은 포토레지스트 부분(25)의 사이즈에 일치할 수도 있다.
요약하면 본 발명의 일 방법 측면은 반도체 웨이퍼(15) 상에 집적회로를 제조하는 것을 지향하며, 여기서 집적회로는 상대적으로 작은 소망의 임계 치수를 갖는 회로 피쳐를 포함한다. 상기 방법은 회로 피쳐가 상대적으로 작은 소망의 임계 치수를 갖도록 그 사이에 쉬프트를 갖는 다수의 노출 단계에 의해 규정된 오버랩 영역에 기초하여 대응하는 회로 피쳐를 형성하도록 임계 치수를 갖는 패턴 피쳐를 포함하는 레티클(14)을 설계하는 단계를 바람직하게 포함한다. 상기 설계 단계는 스케일링 인자 함수가 또한 쉬프트의 함수라는 것을 고려하면서 패턴 피쳐의 임계 치수 및 쉬프트를 회로 피쳐의 소망의 임계 치수와 관련시키는 스케일링 인자 함수를 결정하는 단계를 바람직하게 포함한다. 상기 방법은 또한 레티틀(14)을 제조하는 단계와 레티클을 이용하여 다수의 노출 단계에 기초하여 반도체 웨이퍼(15) 상에 집적 회로를 제조하는 단계를 바람직하게 포함한다. 본 발명은 스케일링 함수가 일정수(a single number)가 아니라 대신 노출 단계 사이의 쉬프트에도 기초한 비선형 함수라는 것을 인식한다.
상기 결정 단계는 실험적으로 스케일링 인자 함수를 결정하는 것을 바람직하게 포함한다. 스케일링 인자 함수는 또한 전형적으로 레티클을 이용하는 포토리소그래피 툴 및 반도체 웨이퍼 상의 포토레지스트의 함수라는 것이다. 본 발명은 집적 회로가 적어도 몇몇 상대적으로 고속인 MOS 트랜지스터의 게이트를 위한 회로 피쳐를 포함하는 경우 특히 유리하다.
본 발명의 다른 방법 측면은 반도체 웨이퍼(15) 상에 상대적으로 작은 소망의 임계 치수를 갖는 회로 피쳐를 규정하는 것이다. 상기 방법은 회로 피쳐가 상대적으로 작은 소망의 임계 치수를 갖도록 그 사이에 쉬프트를 갖는 다수의 노출 단계에 의해 규정된 오버랩 영역에 기초하여 대응하는 회로 피쳐를 형성하도록 임계 치수를 갖는 패턴 피쳐를 포함하는 레티클(14)을 설계하는 것을 바람직하게 포함한다. 상기 설계 단계는 스케일링 인자 함수가 또한 쉬프트의 함수라는 것을 고려하면서 패턴 피쳐의 임계 치수 및 쉬프트를 회로 피쳐의 소망의 임계 치수와 관련시키는 스케일링 인자 함수를 실험적으로 결정하는 단계를 바람직하게 포함한다. 상기 방법은 레티클을 제조하는 단계와, 포토레지스트 층으로 반도체 웨이퍼를 코팅하는 단계와, 그 사이에 쉬프트를 갖는 다수의 노출 단계를 위해 레티클(14)을 이용하는 단계를 또한 바람직하게 포함한다.
본 발명의 다른 방법 측면은 레티클(14)을 설계하는 방법을 지향한다. 레티클(14)은 회로 피쳐가 상대적으로 작은 소망의 임계 치수를 갖도록 그 사이에 쉬프트를 갖는 다수의 노출 단계에 의해 규정된 오버랩 영역에 기초하여 반도체 웨이퍼(15) 상의 집적 회로 내에 대응하는 회로 피쳐를 형성하도록 임계 치수를 갖는 패턴 피쳐를 포함한다. 이 방법은 스케일링 인자 함수가 또한 쉬프트 함수라는 것을 고려하면서 패턴 피쳐의 임계 치수 및 쉬프트를 회로 피쳐의 소망의 임계 치수와 관련시키는 스케일링 인자 함수를 결정하는 단계를 바람직하게 포함한다.
당업자들은 위의 설명과 도면을 참조하여 본 발명에 관한 많은 수정 및 다른 실시예를 생각해낼 수 있을 것이다. 따라서 본 발명은 개시된 특정한 실시예에 제한되지 않으며, 수정 및 실시예들이 첨부된 청구범위 내에 포함된다는 것을 이해해야 한다.
본 발명은 상대적으로 작은 소망의 임계 치수를 갖는 회로 피쳐를 규정하고, 쉬프트를 갖는 다수의 노출 단계에 의해 규정된 오버랩 영역에 기초해 집적 회로에 대응하는 회로 피쳐를 형성하도록 임계 치수를 갖는 패턴 피쳐를 포함하는 레티클을 설계하는 방법에 의해 더 작은 최소 배선폭을 갖도록 하여 더 고속 동작, 더 적은 전력 소모, 더 복잡한 기능을 수행할 수 있도록 반도체 웨이퍼 상에 집적 회로를 제조하는 방법을 제공한다.

Claims (29)

  1. 상대적으로 작은 소망의 임계 치수(a desired, relatively small, critical dimension)를 갖는 회로 피쳐(circuit features)를 포함하는 집적 회로를 반도체 웨이퍼 상에 제조하는 방법에 있어서,
    상기 회로 피쳐가 상기 상대적으로 작은 소망의 임계 치수를 갖도록 그 사이에 쉬프트를 갖는 다수의 노출 단계에 의해 규정된 오버랩 영역(overlap areas)에 기초해 대응하는 회로 피쳐를 형성하도록 임계 치수(a critical dimension)를 갖는 패턴 피쳐(pattern features)를 포함하는 레티클(a reticle)을 설계하는 단계
    - 상기 설계 단계는 상기 패턴 피쳐의 상기 임계 치수 및 상기 쉬프트를 상기 회로 피쳐의 상기 소망의 임계 치수와 관련시키는 스케일링 인자 함수(a scaling factor function)를 결정하고, 그러면서 상기 스케일링 인자 함수는 또한 상기 쉬프트의 함수라는 것을 고려하는 것을 포함함 - 와,
    상기 다수의 노출 단계에 기초해 상기 반도체 웨이퍼 상에 상기 집적 회로를 제조하기 위해 상기 레티클을 제조하고 이용하는 단계를 포함하는 집적 회로 제조 방법.
  2. 제 1 항에 있어서,
    상기 결정 단계는 실험적으로 결정하는 것을 포함하는 집적 회로 제조 방법.
  3. 제 1 항에 있어서,
    상기 스케일링 인자 함수는 비선형 함수인 집적 회로 제조 방법.
  4. 제 1 항에 있어서,
    상기 스케일링 인자 함수는 또한 상기 레티클을 이용하는 포토리소그래피 툴의 함수인 집적 회로 제조 방법.
  5. 제 1 항에 있어서,
    상기 스케일링 인자 함수는 또한 상기 반도체 웨이퍼 상의 포토레지스트의 함수인 집적 회로 제조 방법.
  6. 제 1 항에 있어서,
    상기 레티클을 이용하는 단계는 상기 반도체 웨이퍼 상에 포토레지스트 층을 도포하고, 상기 포토레지스트 층을 선택적으로 노출시키기 위해 상기 레티클을 이용하는 것을 포함하는 집적 회로 제조 방법.
  7. 제 6 항에 있어서,
    상기 노출 후에 상기 포토레지스트 층의 부분(portions)을 제거하는 단계를 더 포함하는 집적 회로 제조 방법.
  8. 제 1 항에 있어서,
    상기 집적 회로는 적어도 몇몇 상대적으로 고속인 MOS 트랜지스터의 게이트를 위한 회로 피쳐를 포함하는 집적 회로 제조 방법.
  9. 제 1 항에 있어서,
    상기 집적 회로는 고속 MOS 트랜지스터 및 저속 MOS 트랜지스터를 위한 회로 피쳐를 포함하고, 상기 레티클은 고속 및 저속 MOS 트랜지스터 둘 모두에 이용되는 집적 회로 제조 방법.
  10. 제 1 항에 있어서,
    상기 집적 회로는 일반적으로 직사각형인 회로 피쳐를 포함하고, 노출 단계 사이의 상기 쉬프트는 대각선 방향인 집적 회로 제조 방법.
  11. 제 1 항에 있어서,
    상기 레티클은 페이즈 쉬프트 부분(phase shifting portions)이 없는 집적 회로 제조 방법.
  12. 상대적으로 작은 소망의 임계 치수를 갖는 회로 피쳐를 반도체 웨이퍼 상에서 규정하는 방법에 있어서,
    상기 회로 피쳐가 상기 상대적으로 작은 소망의 임계 치수를 갖도록 그 사이에 쉬프트를 갖는 다수의 노출 단계에 의해 규정된 오버랩 영역에 기초해 대응하는 회로 피쳐를 형성하도록 임계 치수를 갖는 패턴 피쳐를 포함하도록 레티클을 설계하는 단계
    - 상기 설계 단계는 상기 패턴 피쳐의 상기 임계 치수 및 상기 쉬프트를 상기 회로 피쳐의 상기 소망의 임계 치수와 관련시키는 스케일링 인자 함수를 실험적으로 결정하고, 그러면서 상기 스케일링 인자 함수는 또한 상기 쉬프트 함수라는 것을 고려하는 것을 포함함 - 와,
    상기 레티클을 제조하는 단계와,
    포토레지스트 층으로 상기 반도체 웨이퍼를 코팅하는 단계와,
    인접한 노출 단계 사이에 상기 쉬프트를 갖는 상기 포토레지스트 층의 상기 다수의 노출 단계를 위해 상기 레티클을 이용하는 단계를 포함하는 회로 피쳐 규정 방법.
  13. 제 12 항에 있어서,
    상기 스케일링 인자 함수는 비선형 함수인 회로 피쳐 규정 방법.
  14. 제 12 항에 있어서,
    상기 스케일링 인자 함수는 또한 상기 레티클을 이용하는 포토리소그래피 툴의 함수인 회로 피쳐 규정 방법.
  15. 제 12 항에 있어서,
    상기 스케일링 인자 함수는 또한 상기 반도체 웨이퍼 상의 상기 포토레지스트 층의 함수인 회로 피쳐 규정 방법.
  16. 제 12 항에 있어서,
    상기 노출 단계 후에 상기 포토레지스트 층의 부분을 제거하는 단계를 더 포함하는 회로 피쳐 규정 방법.
  17. 제 12 항에 있어서,
    상기 집적 회로는 적어도 몇몇 상대적으로 고속인 MOS 트랜지스터의 게이트를 위한 회로 피쳐를 포함하는 회로 피쳐 규정 방법.
  18. 제 12 항에 있어서,
    상기 집적 회로는 고속 MOS 트랜지스터 및 저속 MOS 트랜지스터를 위한 회로 피쳐를 포함하고, 상기 레티클은 고속 및 저속 MOS 트랜지스터 둘 모두에 이용되는 회로 피쳐 규정 방법.
  19. 제 12 항에 있어서,
    상기 집적 회로는 일반적으로 직사각형인 회로 피쳐를 포함하고, 노출 단계 사이의 상기 쉬프트는 대각선 방향인 회로 피쳐 규정 방법.
  20. 제 12 항에 있어서,
    상기 레티클은 페이즈 쉬프트 부분이 없는 회로 피쳐 규정 방법.
  21. 회로 피쳐가 상대적으로 작은 소망의 임계 치수를 갖도록 그 사이에 쉬프트를 갖는 다수의 노출 단계에 의해 규정된 오버랩 영역에 기초해 반도체 웨이퍼 상의 집적 회로에 대응하는 상기 회로 피쳐를 형성하도록 임계 치수를 갖는 패턴 피쳐를 포함하는 레티클을 설계하는 방법에 있어서,
    상기 패턴 피쳐의 상기 임계 치수 및 상기 쉬프트를 상기 회로 피쳐의 상기 소망의 임계 치수와 관련시키는 스케일링 인자 함수를 결정하고, 그러면서 상기 스케일링 인자 함수가 또한 상기 쉬프트 함수라는 것을 고려하는 단계를 포함하는 레티클 설계 방법.
  22. 제 21 항에 있어서,
    상기 결정 단계는 실험적으로 결정하는 것을 포함하는 레티클 설계 방법.
  23. 제 21 항에 있어서,
    상기 스케일링 인자 함수는 비선형 함수인 레티클 설계 방법.
  24. 제 21 항에 있어서,
    상기 스케일링 인자 함수는 또한 상기 레티클을 이용하는 포토리소그래피 툴의 함수인 레티클 설계 방법.
  25. 제 21 항에 있어서,
    상기 스케일링 인자 함수는 또한 상기 반도체 웨이퍼 상의 포토레지스트의 함수인 레티클 설계 방법.
  26. 제 21 항에 있어서,
    상기 집적 회로는 적어도 몇몇 상대적으로 고속인 MOS 트랜지스터 게이트를 위한 회로 피쳐를 포함하는 레티클 설계 방법.
  27. 제 21 항에 있어서,
    상기 집적 회로는 고속 MOS 트랜지스터 및 저속 MOS 트랜지스터를 위한 회로 피쳐를 포함하고, 상기 레티클은 고속 및 저속 MOS 트랜지스터 둘 모두에 이용되는 레티클 설계 방법.
  28. 제 21 항에 있어서,
    상기 집적 회로는 일반적으로 직사각형인 회로 피쳐를 포함하고, 노출 단계 사이의 상기 쉬프트는 대각선 방향인 레티클 설계 방법.
  29. 제 21 항에 있어서,
    상기 레티클은 페이즈 쉬프트 부분이 없는 레티클 설계 방법.
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