JP2007208081A - アラインメントマーク、合わせマーク及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】下地の、半導体素子の非形成領域内に設けられているアラインメントマーク10及び合わせマーク20であって、光学的撮像デバイスにより検出されるアラインメントマークは、長軸及び短軸を有する短冊状の形状を有しており、長軸をアラインメント調整方向に対して直交する方向に延在させて、複数行かつ複数列のマトリクス状に配置した複数のパターン12Xを含む。
【選択図】図1
Description
(アラインメントマークの構成例1)
図1を参照して、この発明のアラインメントマークの一構成例につき説明する。この例は熱処理工程によるクラックの発生を防止するための構成である。この例のアラインメントマークは、タングステンプラグの形成時に、タングステンプラグと同様の構成として同時に形成される。従って、このアラインメントマークの構成は、特にタングステンプラグ形成後のレジストマスクのアラインメント調整に用いて好適である。
図3を参照して、この発明の合わせマークの一構成例につき説明する。この例は熱処理工程によるクラックの発生を防止するための構成例である。
(アラインメントマークの構成例2)
図5を参照して、この発明のアラインメントマーク及び合わせマークの一構成例につき説明する。この例は、熱処理工程によるマークの破損を防止するための構成である。
図5(B)に示すように、合わせずれ検査用の合わせマーク20は、それぞれ別のパターニング工程で形成される2種類のマーク、すなわち、第1マーク22及び第2マーク24の組み合わせで構成されている。
図6を参照して、製造工程においてこの発明のアラインメントマーク及び合わせマークを適用して好適な強誘電体メモリ装置の一構成例につき説明する。
次に、図6を参照して説明した構成を有する強誘電体メモリ装置の製造方法例について説明する。
10、110:アラインメントマーク
12:直線状配列パターン
12a、112a、22a、122a:長軸
12b、112b、22b、122b:短軸
12X:パターン
14、114:ウェハ
20、120:合わせマーク
22、122:第1マーク
22X、122X:直線状マーク
22Y:ドットマーク
24、124:第2マーク
50:強誘電体メモリ装置
60:半導体基板
70:メモリセル素子
72:メモリセル拡散領域
74:メモリセルゲート絶縁膜
75:フィールド酸化膜
76:メモリセルゲート電極
80:第1絶縁膜
82、84:絶縁膜
82a、98a:表面
86:第2絶縁膜
87:プラグ
87a:頂面
88:第1コンタクトホール
89:金属膜
90:強誘電体キャパシタ構造体
92:下部電極
94:強誘電体層
96:上部電極
97:第2コンタクトホール
97a:キャパシタコンタクトホール
97b:プラグコンタクトホール
98:第3絶縁膜
99:配線層
Claims (19)
- 下地の、半導体素子の非形成領域内に設けられているアラインメントマークであって、
長軸及び短軸を有する短冊状の形状を有するパターンであり、前記長軸をアラインメント調整方向に対して直交する方向に延在させて、複数行かつ複数列のマトリクス状に配列された複数の当該パターンを含むことを特徴とする、光学的撮像デバイスにより検出されるアラインメントマーク。 - 前記長軸は最長でも16μmであることを特徴とする請求項1に記載のアラインメントマーク。
- 前記長軸は最長でも10μmであることを特徴とする請求項1に記載のアラインメントマーク。
- 前記長軸は15μm、かつ前記短軸は1μmであり、複数の前記パターン同士の離間距離は、前記長軸方向に2μm、かつ前記短軸方向に5μmであることを特徴とする請求項1に記載のアラインメントマーク。
- 複数の前記パターンは、4行18列のマトリクス状に配列されていることを特徴とする請求項4に記載のアラインメントマーク。
- 前記長軸は4μm、かつ前記短軸は1μmであり、複数の前記パターン同士の離間距離は、前記長軸方向に4μm、かつ前記短軸方向に5μmであることを特徴とする請求項1に記載のアラインメントマーク。
- 複数の前記パターンは、7行18列のマトリクス状に配列されていることを特徴とする請求項6に記載のアラインメントマーク。
- 下地の、半導体素子の非形成領域内に設けられている合わせマークであって、互いに直交する長軸及び短軸を有している複数の短冊状のドットマークが当該長軸を同一方向として直線状に配列されてなる4本の直線状マークを含み、当該直線状マーク2本ずつを1組として、中心点を挟んで互いに平行に正対し、かつ当該中心点を囲んで正方形の輪郭を構成する第1マークと、
前記第1マークとの相対的な位置関係を測定できる形状及び大きさを有する第2マークと
を含むことを特徴とする光学的撮像デバイスにより検出される合わせマーク。 - 前記直線状マークの長軸は、最長でも16μmであることを特徴とする請求項8に記載の合わせマーク。
- 前記直線状マークの長軸は、最長でも10μmであることを特徴とする請求項8に記載の合わせマーク。
- 前記直線状マークは、前記長軸が15μmであり、前記短軸が5.5μmであり、かつ互いの前記長軸方向の離間距離が2μmである2本のドットマークからなり、中心点を挟んで対向する2本の前記直線状マークの離間距離は25μmであることを特徴とする請求項8に記載の合わせマーク。
- 前記直線状マークは、前記長軸が4μmであり、前記短軸が2μmであり、かつ互いの前記長軸方向の離間距離が4μmである4本のドットマークからなり、中心点を挟んで対向する2本の前記直線状マークの離間距離は40μmであることを特徴とする請求項8に記載の合わせマーク。
- 前記第2マークは、前記直線状マークに囲まれる領域内に収まる矩形状の形状であることを特徴とする請求項8から12のいずれか一項に記載の合わせマーク。
- マージン領域及びチップ領域が区画されている半導体基板の前記チップ領域に、メモリセル素子を作り込む工程と、
前記半導体基板の上側全面に、第1絶縁膜を形成する工程と、
前記第1絶縁膜の上側である前記マージン領域に、長軸及び短軸を有する短冊状の形状を有しており、前記長軸をアラインメント調整方向に対して直交する方向に延在させて、複数行かつ複数列のマトリクス状に配列された複数のパターンを含むアラインメントマーク形成用のパターン、及び互いに直交する長軸及び短軸を有している複数の短冊状のドットマークが当該長軸を同一方向として直線状に配列されてなる4本の直線状マークを含み、当該直線状マーク2本ずつを1組として、中心点を挟んで互いに平行に正対し、かつ当該中心点を囲んで正方形の輪郭を構成する合わせマークの一部分である第1マーク形成用のパターンを有しており、前記第1絶縁膜の上側である前記チップ領域にはコンタクトホール形成用のパターンを有する第1レジストマスクを形成する工程と、
前記第1レジストマスクをマスクとして用いて、前記第1絶縁膜の前記マージン領域にはアラインメントマーク形成用溝及び第1マーク形成用溝、及び前記第1絶縁膜を貫通して前記メモリセル素子に至る複数のコンタクトホールを形成する工程と、
前記アラインメントマーク形成用溝及び前記第1マーク形成用溝及び前記コンタクトホールを導電性金属で埋め込んで、前記アラインメントマーク、前記第1マーク及び前記コンタクトホールを埋め込むプラグを形成する工程と、
前記プラグに対して位置合わせを要する第2レジストマスクの形成工程であって、前記マージン領域に、光学的撮像デバイスを用いて前記アラインメントマークを基準として露光位置を調整し、かつ前記第1マークとの相対的な位置関係を測定できる形状及び大きさを有する第2マークにより位置合わせ測定を行う前記第2レジストマスクの形成工程と、
前記第1マークと前記第2マークとの位置関係の測定を光学的撮像デバイスを用いて行う工程と、
前記第1マークと前記第2マークとの位置関係が許容範囲内である場合には、前記第2レジストマスクをマスクとして用いて、パターニングを行う工程と、
前記第1絶縁膜の上側に、第2絶縁膜を形成する工程と、
前記第2絶縁膜上に、強誘電体キャパシタ構造体を形成するための積層構造を形成する工程と、
前記第2絶縁膜の上側である前記マージン領域に、長軸及び短軸を有する短冊状の形状を有しており、前記長軸をアラインメント調整方向に対して直交する方向に延在させて、複数行かつ複数列のマトリクス状に配列された複数のパターンを含む強誘電体キャパシタ構造体形成用アラインメントマーク形成用のパターン、及び互いに直交する長軸及び短軸を有している複数の短冊状のドットマークが、当該長軸を同一方向として直線状に配列されてなる4本の直線状マークを含み、当該直線状マーク2本ずつを1組として、中心点を挟んで互いに平行に正対し、かつ当該中心点を囲んで正方形の輪郭を構成する強誘電体キャパシタ構造体形成用合わせマークの一部分である強誘電体キャパシタ構造体形成用第1マーク形成用のパターンを有しており、前記第2絶縁膜の上側である前記チップ領域に、強誘電体キャパシタ構造体形成用のパターンを有する第3レジストマスクを形成する工程と、
前記第3レジストマスクをマスクとして用いて、前記マージン領域には前記積層構造と同一の層構造を有する強誘電体キャパシタ構造体形成用アラインメントマーク及び強誘電体キャパシタ構造体形成用第1マーク、及び前記チップ領域には前記強誘電体キャパシタ構造体をパターニングする工程と、
前記強誘電体キャパシタ構造体に対して位置合わせを要する第4レジストマスクの形成工程であって、前記マージン領域では光学的撮像デバイスを用いて前記強誘電体キャパシタ構造体形成用アラインメントマークに基づいて露光位置を調整し、かつ前記第1マークとの相対的な位置関係を測定できる形状及び大きさを有する強誘電体キャパシタ構造体形成用第2マークにより位置合わせ測定を行う前記第4レジストマスクの形成工程と、
前記強誘電体キャパシタ構造体に対する加熱処理を行う工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記コンタクトホールを形成する工程の後であって、当該コンタクトホールを埋め込む前記プラグを形成する工程の前に、前記コンタクトホール内を覆う金属膜を形成する工程をさらに含むことを特徴とする請求項14に記載の半導体装置の製造方法。
- マージン領域及びチップ領域が区画されている半導体基板の前記チップ領域に、メモリセル素子を作り込む工程と、
前記半導体基板の上側全面に、絶縁膜を形成する工程と、
前記絶縁膜の上側である前記マージン領域に、互いに直交する長軸及び短軸を有する短冊状の形状を有しており、前記長軸をアラインメント調整方向に対して直交する方向に延在させて、複数行かつ複数列のマトリクス状に配列された複数のパターンを含むアラインメントマーク形成用のパターン、及び前記絶縁膜の上側である前記チップ領域にはコンタクトホール形成用のパターンを有する第1レジストマスクを形成する工程と、
前記第1レジストマスクをマスクとして用いて、前記絶縁膜の前記マージン領域にはアラインメントマークの形成用溝、及び前記第1絶縁膜を貫通して前記メモリセル素子に至る複数のコンタクトホールを形成する工程と、
前記アラインメントマークの形成用溝及び前記コンタクトホールを導電性金属で埋め込んで、前記アラインメントマーク及び前記コンタクトホールを埋め込むプラグを形成する工程と、
前記プラグに対して位置合わせを要する第2レジストマスクの形成工程であって、前記マージン領域に、光学的撮像デバイスを用いて前記アラインメントマークを基準として露光位置を調整する前記第2レジストマスクの形成工程と
を含むことを特徴とする半導体装置の製造方法。 - マージン領域及びチップ領域が区画されている半導体基板の前記チップ領域に、メモリセル素子を作り込む工程と、
前記半導体基板の上側全面に、絶縁膜を形成する工程と、
前記絶縁膜の上側である前記マージン領域に、互いに直交する長軸及び短軸を有している複数の短冊状のドットマークが当該長軸を同一方向として直線状に配列されてなる4本の直線状マークを含み、当該直線状マーク2本ずつを1組として、中心点を挟んで互いに平行に正対し、かつ当該中心点を囲んで正方形の輪郭を構成する合わせマークの一部分である第1マーク形成用のパターンを有しており、前記絶縁膜の上側である前記チップ領域にはコンタクトホール形成用のパターンを有する第1レジストマスクを形成する工程と、
前記第1レジストマスクをマスクとして用いて、前記絶縁膜の前記マージン領域には前記第1マーク形成用溝、及び前記絶縁膜を貫通して前記メモリセル素子に至る複数のコンタクトホールを形成する工程と、
前記第1マーク形成用溝及び前記コンタクトホールを導電性金属で埋め込んで、前記第1マーク及び前記コンタクトホールを埋め込むプラグを形成する工程と、
前記プラグに対して位置合わせを要する第2レジストマスクの形成工程であって、前記マージン領域に、前記第1マークとの相対的な位置関係を測定できる形状及び大きさを有する第2マークにより位置合わせ測定を行う前記第2レジストマスクの形成工程と、
前記第1マークと前記第2マークとの位置関係の測定を光学的撮像デバイスを用いて行う工程と、
前記第1マークと前記第2マークとの位置関係が許容範囲内である場合には、前記第2レジストマスクをマスクとして用いて、パターニングを行う工程と
を含むことを特徴とする半導体装置の製造方法。 - マージン領域及びチップ領域が区画されている半導体基板の前記チップ領域に、メモリセル素子を作り込む工程と、
前記半導体基板の上側全面に、絶縁膜を形成する工程と、
前記絶縁膜上に、強誘電体キャパシタ構造体を形成するための積層構造を形成する工程と、
前記絶縁膜の上側であるマージン領域に、互いに直交する長軸及び短軸を有する短冊状の形状を有しており、前記長軸をアラインメント調整方向に対して直交する方向に延在させて、複数行かつ複数列のマトリクス状に配列された複数のパターンを含む強誘電体キャパシタ構造体形成用アラインメントマーク形成用のパターンを有しており、チップ領域には、強誘電体キャパシタ構造体形成用のパターンを有する第1レジストマスクを形成する工程と、
前記第1レジストマスクをマスクとして用いて、前記マージン領域には前記積層構造と同一の層構造を有する強誘電体キャパシタ構造体形成用アラインメントマーク、及び前記チップ領域には前記強誘電体キャパシタ構造体をパターニングする工程と、
前記強誘電体キャパシタ構造体に対して位置合わせを要する第2レジストマスクの形成工程であって、前記マージン領域では光学的撮像デバイスを用いて前記強誘電体キャパシタ構造体形成用アラインメントマークに基づいて露光位置を調整する前記第2レジストマスクの形成工程と、
前記強誘電体キャパシタ構造体に対する加熱処理を行う工程と
を含むことを特徴とする半導体装置の製造方法。 - マージン領域及びチップ領域が区画されている半導体基板の前記チップ領域に、メモリセル素子を作り込む工程と、
前記半導体基板の上側全面に、絶縁膜を形成する工程と、
前記絶縁膜上に、強誘電体キャパシタ構造体を形成するための積層構造を形成する工程と、
前記絶縁膜の上側であるマージン領域に、互いに直交する長軸及び短軸を有している複数の短冊状のドットマークが、当該長軸を同一方向として直線状に配列されてなる4本の直線状マークを含み、当該直線状マーク2本ずつを1組として、中心点を挟んで互いに平行に正対し、かつ当該中心点を囲んで正方形の輪郭を構成する強誘電体キャパシタ構造体形成用合わせマークの一部分である強誘電体キャパシタ構造体形成用第1マーク形成用のパターンを有しており、前記絶縁膜の上側である前記チップ領域に、強誘電体キャパシタ構造体形成用のパターンを有する第1レジストマスクを形成する工程と、
前記第1レジストマスクをマスクとして用いて、前記マージン領域には強誘電体キャパシタ構造体形成用第1マーク、及び前記チップ領域には前記強誘電体キャパシタ構造体をパターニングする工程と、
前記強誘電体キャパシタ構造体に対して位置合わせを要する第2レジストマスクの形成工程であって、前記マージン領域では前記第1マークとの相対的な位置関係を測定できる形状及び大きさを有する強誘電体キャパシタ構造体形成用第2マークにより光学的撮像デバイスを用いて位置合わせ測定を行う工程と、
前記第1マークと前記第2マークとの位置関係が許容範囲内である場合には、前記第2レジストマスクをマスクとして用いて、パターニングを行う工程と、
前記強誘電体キャパシタ構造体に対する加熱処理を行う工程と
を含むことを特徴とする半導体装置の製造方法。
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