JP2023035453A - 半導体装置およびその製造方法 - Google Patents

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Abstract

Figure 2023035453000001
【課題】半導体装置の信頼性を向上させ、半導体装置の歩留まりの低下を抑制する。
【解決手段】スクライブ領域ＳＲの半導体基板ＳＵＢ上に、絶縁膜ＧＦを介して導体パターンＣＰ１を形成する。導体パターンＣＰ１上に、導体パターンＣＰ１に接続する複数の導体パターンＣＰ２を形成する。複数の導体パターンＣＰ２上に、複数の導体パターンＣＰ２に接続する導体パターンＣＰ３を形成する。チップ領域ＣＲにスクライブ領域ＳＲの一部が残されるように、ダイシングブレードを用いてＹ方向に沿ってスクライブ領域ＳＲを切断する。Ｘ方向において、ダイシングブレードの幅は、導体パターンＣＰ１、ＣＰ３の幅よりも狭い。また、スクライブ領域ＳＲの切断後、スクライブ領域ＳＲには、導体パターンＣＰ１の一部、複数の導体パターンＣＰ２のうち少なくとも１つの導体パターンＣＰ２の全部または一部、および、導体パターンＣＰ３の一部が残されている。
【選択図】図３

Description

本発明は、半導体装置およびその製造方法に関し、特に、スクライブ領域に導体パターンを備えた半導体装置およびその製造方法に関する。
従来から、半導体ウェハのスクライブ領域に沿って、ダイシングブレードなどによって半導体ウェハを切断することで、半導体ウェハを個片化し、複数の半導体チップを取得する方法が行われている。また、スクライブ領域を有効に活用するために、スクライブ領域にテスト用のパターンを設けることが行われている。
例えば、特許文献１には、スクライブ領域にテスト用の導体パターンが形成され、この導体パターンの全部を、導体パターンの幅よりも広い幅を有するダイシングブレードによって切断する技術が開示されている。
また、特許文献２には、スクライブ領域に複数列の金属パターンが形成され、中央列の金属パターンの全部を、金属パターンの幅よりも広い幅を有するダイシングブレードによって切断する技術が開示されている。なお、金属パターンは、配線およびプラグが積層された多層配線層からなる。
特開２０１１－１２４４８７号公報 特開２０１５－０５６６０５号公報
図１は、本願発明者が検討した検討例における半導体装置のスクライブ領域を示している。スクライブ領域では、半導体基板ＳＵＢ上に絶縁膜ＩＬが形成され、絶縁膜ＩＬ上に導体パターンＣＰ０が形成されている。詳細に図示はしていないが、半導体基板ＳＵＢ上には、複数の検査用素子が形成されており、導体パターンＣＰ０は、例えば、ＷＡＴ（Wafer Acceptance Test）などで、検査用端子を接触させるための測定パッドとして設けられている。なお、トランジスタなどが形成されるチップ領域は、例えばポリイミド膜のような保護膜ＰＩＱによって覆われているが、スクライブ領域に保護膜ＰＩＱがあると、ダイシング工程が行い難くなるので、スクライブ領域は、保護膜ＰＩＱから露出している。
一般的に、図１に示されるように、半導体基板ＳＵＢを個片化して複数の半導体装置を取得するために、ダイシングブレードＤＣによってスクライブ領域を切断するダイシング工程が行われる。この際、スクライブ領域には、切断された導体パターンＣＰ０の一部が、導体パターン片ＣＰ０ａとして残される。ここで、導体パターンＣＰ０は保護膜ＰＩＱなどによって覆われていないので、残された導体パターン片ＣＰ０ａが、絶縁膜ＩＬから剥離し、異物としてチップ領域へ飛散する恐れがある。
特に、ディスクリートデバイスでは、配線層が１層である場合が多い。その場合、スクライブ領域には、導体パターンＣＰ０以外の配線パターンが存在していないことになる。従って、残された導体パターン片ＣＰ０ａが、絶縁膜ＩＬから剥離し易い状況にあると言える。
上述のような異物は、その後の外観検査などによって検出され、その半導体装置は、不良品として判定される。すなわち、半導体装置の歩留まりが低下する。また、異物の付着具合によって、検出が難しい場合もある。その場合、異物がリークパスなどとして作用するなど、信頼性の低い半導体装置が製造されることになる。
そのような恐れを防止するために、導体パターンＣＰ０の幅がダイシングブレードＤＣの幅よりも狭くなるように、導体パターンＣＰ０を小さくすることが考えられる。これにより、ダイシング工程時に、導体パターンＣＰ０の全部を除去することができる。しかしながら、導体パターンＣＰ０の幅を狭くすると、検査用端子と導体パターンＣＰ０との接触面積が小さくなり、測定結果の精度が低下するという問題がある。または、検査用端子の位置合わせも困難となるので、測定の安定性が低下するという問題がある。
一方で、スクライブ領域の幅を広くし、幅の広いダイシングブレードＤＣを適用することで、測定結果の精度および測定の安定性を低下させることなく、導体パターンＣＰ０の全部を除去することも考えられる。しかしながら、スクライブ領域の幅を広くすることで、チップサイズが大きくなるという問題、または、取得できるチップの数が少なくなるという問題がある。
本願の主な目的は、導体パターンＣＰ０を小さくする、または、スクライブ領域の幅を広くするなどの方法を適用せずに、導体パターン片ＣＰ０ａの飛散を防止できる技術を提供することにある。すなわち、本願の主な目的は、半導体装置の信頼性を向上させ、半導体装置の歩留まりの低下を抑制することにある。
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
一実施の形態おける半導体装置の製造方法は、（ａ）第１チップ領域、第２チップ領域、および、前記第１チップ領域と前記第２チップ領域との間に設けられ、且つ、平面視における第１方向に延在するスクライブ領域を有する半導体基板を用意する工程、（ｂ）前記スクライブ領域の前記半導体基板上に、第１絶縁膜を介して第１導体パターンを形成する工程、（ｃ）前記第１導体パターンを覆う第２絶縁膜を形成する工程、（ｄ）前記第１導体パターン上に位置するように、前記第２絶縁膜中に、複数の孔を形成する工程、（ｅ）前記複数の孔内に、前記第１導体パターンに接続する複数の第２導体パターンを形成する工程、（ｆ）前記第２絶縁膜上および前記複数の第２導体パターン上に、前記複数の第２導体パターンに接続する第３導体パターンを形成する工程、（ｇ）前記第１チップ領域および前記第２チップ領域の各々の外周に前記スクライブ領域の一部が残されるように、ダイシングブレードを用いて前記第１方向に沿って前記スクライブ領域を切断する工程、を備える。ここで、平面視で前記第１方向と交差する第２方向において、前記ダイシングブレードの幅は、前記（ｇ）工程前の前記第１導体パターンの幅および前記第３導体パターンの幅よりも狭い。また、前記（ｇ）工程後、前記第１チップ領域側の前記スクライブ領域および前記第２チップ領域側の前記スクライブ領域の各々には、前記第１導体パターンの一部、前記複数の第２導体パターンのうち少なくとも１つの前記第２導体パターンの全部または一部、および、前記第３導体パターンの一部が残されている。
一実施の形態おける半導体装置は、トランジスタを形成するための第１チップ領域、および、第１チップ領域の外周を囲むスクライブ領域を有する半導体基板と、前記第１チップ領域の前記半導体基板上に形成されたゲート絶縁膜と、前記スクライブ領域の前記半導体基板上に形成された第１絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１絶縁膜上に形成された第１導体パターン片と、前記ゲート電極および前記第１導体パターンを覆う第２絶縁膜と、前記ゲート電極上に位置するように、前記第２絶縁膜に形成されたビアホールと、前記第１導体パターン片上に位置するように、前記第２絶縁膜に形成された孔と、前記ビアホール内に形成され、且つ、前記ゲート電極に接続されたビアと、前記孔内に形成され、且つ、前記第１導体パターンに接続された第２導体パターン片と、前記第２絶縁膜上および前記ビア上に形成され、且つ、前記ビアに接続されたゲート配線と、前記第２絶縁膜上および前記第２導体パターン片上に形成され、且つ、前記第２導体パターン片に接続された第３導体パターン片と、を備える。
一実施の形態おける半導体装置の製造方法は、（ａ）第１チップ領域、第２チップ領域、および、前記第１チップ領域と前記第２チップ領域との間に設けられ、平面視における第１方向に延在するスクライブ領域を有し、且つ、第１導電型である半導体基板を用意する工程、（ｂ）前記スクライブ領域の前記半導体基板内に、前記第１導電型と反対の第２導電型である第７導体パターンを形成する工程、（ｃ）前記第７導体パターンを覆う第２絶縁膜を形成する工程、（ｄ）前記第７導体パターン上に位置するように、前記第２絶縁膜中に、複数の孔を形成する工程、（ｅ）前記複数の孔内に、前記第７導体パターンに接続する複数の第２導体パターンを形成する工程、（ｆ）前記第２絶縁膜上および前記複数の第２導体パターン上に、前記複数の第２導体パターンに接続する第３導体パターンを形成する工程、（ｇ）前記第１チップ領域および前記第２チップ領域の各々の外周に前記スクライブ領域の一部が残されるように、ダイシングブレードを用いて前記第１方向に沿って前記スクライブ領域を切断する工程、を備える。ここで、平面視で前記第１方向と交差する第２方向において、前記ダイシングブレードの幅は、前記（ｇ）工程前の前記第７導体パターンの幅および前記第３導体パターンの幅よりも狭い。また、前記（ｇ）工程後、前記第１チップ領域側の前記スクライブ領域および前記第２チップ領域側の前記スクライブ領域の各々には、前記第７導体パターンの一部、前記複数の第２導体パターンのうち少なくとも１つの前記第２導体パターン、および、前記第３導体パターンの一部が残されている。
一実施の形態によれば、半導体装置の信頼性を向上でき、半導体装置の歩留まりの低下を抑制できる。
検討例における半導体装置のスクライブ領域を示す断面図である。 実施の形態１における半導体基板を示す平面図である。 実施の形態１における半導体装置のスクライブ領域を示す断面図である。 実施の形態１における半導体装置のスクライブ領域を示す断面図である。 実施の形態１における半導体装置のスクライブ領域を示す平面図である。 実施の形態１における導体パターンを示す平面図である。 実施の形態１における導体パターンを示す平面図である。 実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置のチップ領域を示す断面図である。 実施の形態１における半導体装置のチップ領域の製造工程を示す断面図である。 図１０に続く製造工程を示す断面図である。 図１１に続く製造工程を示す断面図である。 図１２に続く製造工程を示す断面図である。 図１３に続く製造工程を示す断面図である。 図１４に続く製造工程を示す断面図である。 図１５に続く製造工程を示す断面図である。 実施の形態１における半導体装置のスクライブ領域の製造工程を示す断面図である。 図１７に続く製造工程を示す断面図である。 図１８に続く製造工程を示す断面図である。 図１９に続く製造工程を示す断面図である。 図２０に続く製造工程を示す断面図である。 図２１に続く製造工程を示す断面図である。 図２２に続く製造工程を示す断面図である。 実施の形態１における導体パターンを測定パターンとして適用した例を示す平面図である。 実施の形態１における導体パターンを測定パターンとして適用した例を示す平面図である。 実施の形態１における導体パターンを測定パターンとして適用した例を示す平面図である。 実施の形態１における導体パターンを測定パターンとして適用した例を示す平面図である。 実施の形態１における導体パターンをアライメントマークとして適用した例を示す平面図である。 実施の形態２における半導体装置のスクライブ領域を示す断面図である。 実施の形態２における半導体装置のスクライブ領域を示す断面図である。 実施の形態２における半導体装置のチップ領域を示す断面図である。 実施の形態３における半導体装置のチップ領域を示す断面図である。 実施の形態４における半導体装置のスクライブ領域を示す断面図である。 実施の形態４における半導体装置のスクライブ領域を示す断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
（実施の形態１）
＜半導体装置の構成＞
以下に図２～図９を用いて、実施の形態１における半導体装置１００について説明する。図２は、実施の形態１で使用される半導体基板ＳＵＢを示し、図３～図７は、スクライブ領域ＳＲに形成される導体パターンＣＰ１～ＣＰ３を示している。図８および図９は、チップ領域ＣＲに形成されるトランジスタを示している。
図２に示されるように、半導体基板ＳＵＢは、例えばシリコンからなり、複数のチップ領域ＣＲ、および、各チップ領域ＣＲとの間に設けられたスクライブ領域ＳＲを有する。チップ領域ＣＲは、主にトランジスタなどの半導体素子が形成される領域である。スクライブ領域ＳＲは、平面視におけるＸ方向およびＹ方向に延在している。ダイシングブレードＤＣを用いてＸ方向およびＹ方向に沿ってスクライブ領域ＳＲを切断することで、チップ領域ＣＲと、スクライブ領域ＳＲの一部とを備えた半導体装置１００が、複数個取得さされる。
図３は、ダイシングブレードＤＣを用いて行われるダイシング工程前のスクライブ領域ＳＲの様子を示し、図４は、ダイシング工程後のスクライブ領域ＳＲの様子を示している。
図３に示されるように、スクライブ領域ＳＲの半導体基板ＳＵＢには、低濃度のｎ型の不純物領域であるドリフト領域ＮＤが形成されている。スクライブ領域ＳＲの半導体基板ＳＵＢ上には、例えば酸化シリコン膜からなる絶縁膜ＧＦが形成されている。絶縁膜ＧＦの厚さは、例えば５０～１００ｎｍである。絶縁膜ＧＦ上には、例えばｎ型の多結晶シリコン膜からなる導体パターンＣＰ１が形成されている。導体パターンＣＰ１の厚さは、例えば４００～８００ｎｍである。導体パターンＣＰ１は、例えば酸化シリコン膜からなる絶縁膜ＩＬによって覆われている。絶縁膜ＩＬの厚さは、例えば４００～１０００ｎｍである。
絶縁膜ＩＬには、導体パターンＣＰ１上に位置するように、複数の孔ＴＨが形成されている。複数の孔ＴＨ内には、それぞれ導体パターンＣＰ１に接続された複数の導体パターンＣＰ２が形成されている。導体パターンＣＰ２は、主な導体膜としてタングステン膜を含む。具体的には、導体パターンＣＰ２は、チタン膜および窒化チタン膜のようなバリアメタル膜と、上記バリアメタル膜上に形成されたタングステン膜のような導体膜との積層膜からなる。
複数の導体パターンＣＰ２上には、それぞれ複数の導体パターンＣＰ２に接続された導体パターンＣＰ３が形成されている。導体パターンＣＰ３は、主な導体膜としてアルミニウム膜を含む。具体的には、導体パターンＣＰ３は、タングステンチタン膜、窒化チタン膜またはチタンタングステン膜のようなバリアメタル膜と、上記バリアメタル膜上に形成されたアルミニウム膜またはアルミニウム合金膜のような導体膜との積層膜からなる。導体パターンＣＰ３の厚さは、例えば０．５～６μｍである。
また、絶縁膜ＩＬ上には、例えばポリイミド膜からなる保護膜ＰＩＱが形成されている。保護膜ＰＩＱは、スクライブ領域ＳＲを開口する開口部を有し、スクライブ領域ＳＲは、保護膜ＰＩＱから露出している。
図４に示されるように、ダイシング工程後、各チップ領域ＣＲの外周には、スクライブ領域ＳＲの一部が残されている。これらのスクライブ領域ＳＲには、導体パターンＣＰ１の一部、複数の導体パターンＣＰ２のうち少なくとも１つの導体パターンＣＰ２の全部または一部、および、導体パターンＣＰ３の一部が、導体パターン片ＣＰ１ａ、導体パターン片ＣＰ２ａおよび導体パターン片ＣＰ３ａとして残されている。
図５は、Ｙ方向に延在するスクライブ領域ＳＲに対して、Ｙ方向に沿ってダイシングブレードＤＣを用いてダイシング工程を行う場合を示し、各導体パターンの幅とダイシングブレードＤＣの幅との関係を示している。
図５に示されるように、Ｘ方向において、ダイシングブレードＤＣの幅Ｗ２は、ダイシング工程前の導体パターンＣＰ１の幅Ｗ１および導体パターンＣＰ３の幅Ｗ１よりも狭くなっている。Ｘ方向において、ダイシング工程前の導体パターンＣＰ１の幅Ｗ１および導体パターンＣＰ３の幅Ｗ１は、それぞれダイシングブレードＤＣの幅Ｗ２の２倍以上である。また、Ｘ方向において、ダイシング工程後の導体パターン片ＣＰ１ａの幅Ｗ３および導体パターン片ＣＰ３ａの幅Ｗ３は、それぞれダイシングブレードＤＣの幅Ｗ２の１／２倍以上である。
また、ダイシング工程後、Ｙ方向における導体パターン片ＣＰ１ａの幅Ｗ４および導体パターン片ＣＰ３ａの幅Ｗ４は、それぞれＸ方向における導体パターン片ＣＰ１ａの幅Ｗ３および導体パターン片ＣＰ３ａの幅Ｗ３よりも広い。幅Ｗ４が幅Ｗ３よりも広いことで、ダイシング工程後の導体パターン片ＣＰ２ａが残される箇所を多くすることができる。そのため、導体パターン片ＣＰ１ａ～ＣＰ３ａの接合強度を更に高めることができる。
なお、幅Ｗ１は、例えば６０μｍ以上である。幅Ｗ２は、例えば３０μｍである。幅Ｗ３は、例えば１５μｍ以上である。幅Ｗ４は、例えば６０μｍ以上である。
このように実施の形態１では、導体パターンＣＰ１の幅Ｗ１および導体パターンＣＰ３の幅Ｗ１を広く設定している。そのため、例えば導体パターンＣＰ１～３を測定パッドとして適用する際に、検査用端子と導体パターンＣＰ３との接触面積を大きくすることができるので、測定結果の精度を向上させることができる。また、検査用端子の位置合わせも容易となるので、測定の安定性が向上する。
また、実施の形態１では、導体パターンＣＰ１～ＣＰ３の全部を除去するために、ダイシングブレードＤＣの幅Ｗ２を広くし、スクライブ領域ＳＲの幅も広くするという手法を行っていない。そのため、チップサイズが大きくなるという問題、または、取得できるチップの数が少なくなるという問題を解消できる。
一方で、実施の形態１では、導体パターンＣＰ１～ＣＰ３の一部をスクライブ領域ＳＲに残すことになる。その場合、図１のような検討例では、残された導体パターン片ＣＰ０ａが、絶縁膜ＩＬから剥離し、異物としてチップ領域ＣＲへ飛散する恐れがあった。
これに対して、実施の形態１では、ダイシング工程後に、導体パターンＣＰ１の一部、複数の導体パターンＣＰ２のうち少なくとも１つの導体パターンＣＰ２の全部または一部、および、導体パターンＣＰ３の一部が、導体パターン片ＣＰ１ａ、導体パターン片ＣＰ２ａおよび導体パターン片ＣＰ３ａとして残されている。すなわち、導体パターン片ＣＰ３ａが導体パターン片ＣＰ２ａおよび導体パターン片ＣＰ１ａに接続された状態で、導体パターン片ＣＰ１ａ～ＣＰ３ａが、スクライブ領域ＳＲに残されている。
従って、実施の形態１は、導体パターン片ＣＰ３ａが絶縁膜ＩＬから剥離し難いという効果（アンカー効果）を奏する。すなわち、実施の形態１によれば、導体パターン片ＣＰ３ａの飛散を防止できるので、半導体装置１００の信頼性を向上でき、半導体装置１００の歩留まりの低下を抑制できる。
なお、図４では、スクライブ領域ＳＲに、２つの導体パターン片ＣＰ２ａと、その一部が除去された１つの導体パターン片ＣＰ２ａとが残されている場合を例示しているが、残される導体パターン片ＣＰ２ａの数は、これらに限られない。スクライブ領域ＳＲに、導体パターン片ＣＰ３ａと導体パターン片ＣＰ１ａとを接続する導体が残されていることが重要である。
また、図３および図４では、複数の孔ＴＨが、導体パターンＣＰ１（導体パターン片ＣＰ１ａ）の上面から内部へ達する位置まで形成されている。すなわち、複数の導体パターンＣＰ２（導体パターン片ＣＰ２ａ）が、導体パターンＣＰ１（導体パターン片ＣＰ１ａ）の上面から内部へ達する位置まで形成されている。そのため、複数の導体パターンＣＰ２と導体パターンＣＰ１との接合強度を更に高めることができる。
ところで、複数の孔ＴＨおよび複数の導体パターンＣＰ２の各々の延在方向は、任意の方向に設計できる。例えば、図６に示されるように、複数の孔ＴＨおよび複数の導体パターンＣＰ２は、Ｙ方向における幅がＸ方向における幅よりも広くなるように、Ｙ方向に延在していてもよい。また、図７に示されるように、Ｘ方向における幅がＹ方向における幅よりも広くなるように、Ｘ方向に延在していてもよい。図７の構造を適用した場合、ダイシング工程後に、スクライブ領域ＳＲには、複数の導体パターンＣＰ２の各々の一部が、複数の導体パターン片ＣＰ２ａとして残される。そのため、図６の構造と同様に、導体パターン片ＣＰ３ａの飛散を防止できる。
図８は、ダイシング工程後に取得された半導体装置（半導体チップ）１００を示している。半導体装置１００の半導体基板ＳＵＢは、トランジスタを形成するためのチップ領域ＣＲ、および、チップ領域ＣＲの外周を囲むスクライブ領域ＳＲを有している。図９は、チップ領域ＣＲのうち、主要なトランジスタが形成される領域（セル領域）２Ａと、トランジスタのゲート電極ＧＥを引き出すための領域（ゲート引き出し領域）１Ａとが示されている。実施の形態１では、そのようなトランジスタとして、ＧＧ型のＩＧＢＴ（Insulated Gate Bipolar Transistor）を例示している。
図８に示されるように、半導体装置１００の大部分はエミッタ配線ＥＷで覆われており、エミッタ配線ＥＷの外周には、ゲート配線ＧＷが形成されている。ここでは図示していないが、エミッタ配線ＥＷおよびゲート配線ＧＷは、保護膜ＰＩＱで覆われている。保護膜ＰＩＱの一部には開口部が設けられ、その開口部で露出しているエミッタ配線ＥＷおよびゲート配線ＧＷが、エミッタパッドおよびゲートパッドとなる。エミッタパッド上およびゲートパッド上に、ワイヤボンディングまたはクリップ（銅板）などの外部接続端子が接続されることで、半導体装置１００が、他チップまたは配線基板などと電気的に接続される。
図９に示されるように、半導体基板ＳＵＢには、低濃度のｎ型の不純物領域であるドリフト領域ＮＤが形成されている。半導体基板ＳＵＢの裏面側には、ドリフト領域ＮＤよりも高い不純物濃度を有するｎ型のフィールドストップ領域ＮＳ、ｐ型のコレクタ領域ＰＣ、および、金属膜からなるコレクタ電極ＣＥが形成されている。すなわち、ＩＧＢＴの動作時に、コレクタ領域ＰＣには、コレクタ電極ＣＥを介してコレクタ電位が印加される。
半導体基板ＳＵＢの表面側には、溝ＴＲが形成されている。また、半導体基板ＳＵＢ上には、ゲート絶縁膜ＧＦが形成されている。ゲート絶縁膜ＧＦは、スクライブ領域ＳＲの絶縁膜ＧＦと同層の膜であり、絶縁膜ＧＦと同じ材料および同じ厚さからなる。
ゲート絶縁膜ＧＦ上には、ゲート電極ＧＥが形成されている。ゲート電極ＧＥは、スクライブ領域ＳＲの導体パターンＣＰ１と同層の膜であり、導体パターンＣＰ１と同じ材料および同じ厚さからなる。また、ゲート電極ＧＥは、ゲート絶縁膜ＧＦを介して溝内ＴＲに埋め込まれた埋込電極部ＧＥａと、ゲート絶縁膜ＧＦを介して半導体基板ＳＵＢ上に位置する引き出し部ＧＥｂとを有する。
半導体基板ＳＵＢには、ｐ型のフローティング領域ＰＦが形成されており、フローティング領域ＰＦの表面には、フローティング領域ＰＦよりも高い不純物濃度を有するｐ型のベース領域ＰＢが形成されている。フローティング領域ＰＦは、溝ＴＲの底部よりも深い位置にまで形成されている。
２つの溝ＴＲの間の半導体基板ＳＵＢには、ドリフト領域ＮＤよりも高い不純物濃度を有するホールバリア領域ＮＨＢが形成されており、ホールバリア領域ＮＨＢの表面には、ｐ型のベース領域ＰＢが形成されている。２つの溝ＴＲの間のベース領域ＰＢには、ホールバリア領域ＮＨＢよりも高い不純物濃度を有するｎ型のエミッタ領域ＮＥが形成されている。
エミッタ領域ＮＥ上およびベース領域ＰＢ上には、絶縁膜ＩＬが形成されている。絶縁膜ＩＬは、スクライブ領域ＳＲにおいて導体パターンＣＰ１を覆い、チップ領域ＣＲにおいてゲート電極ＧＥを覆っている。そして、絶縁膜ＩＬには、ゲート電極ＧＥ上に位置するビアホールＶＨ１と、エミッタ領域ＮＥを貫通し、ベース領域ＰＢに達するビアホールＶＨ２とが形成されている。なお、実施の形態１では、ビアホールＶＨ１は、引き出し部ＧＥｂ上に位置している。
ビアホールＶＨ２の底部の周囲には、ベース領域ＰＢよりも高い不純物濃度を有するｐ型のボディ領域ＰＲが形成されている。ボディ領域ＰＲは、ビアホールＶＨ２内に埋め込まれるエミッタ配線ＥＷとの接触抵抗を低くするため、および、ラッチアップを防止するために設けられている。
ビアホールＶＨ１内には、ゲート電極ＧＥ（引き出し部ＧＥｂ）に接続されたビアＶＩＡ１が形成されている。ビアホールＶＨ２内には、エミッタ領域ＮＥ、ベース領域ＰＢおよびボディ領域ＰＲに接続されたビアＶＩＡ２が形成されている。ビアＶＩＡ１およびビアＶＩＡ２は、スクライブ領域ＳＲの導体パターンＣＰ２と同層の膜であり、導体パターンＣＰ２と同じ材料および同じ厚さからなる。
絶縁膜ＩＬ上およびビアＶＩＡ１上には、ビアＶＩＡ１に接続されたゲート配線ＧＷが形成されている。絶縁膜ＩＬ上およびビアＶＩＡ２上には、ビアＶＩＡ２に接続されたエミッタ配線ＥＷが形成されている。ゲート配線ＧＷおよびエミッタ配線ＥＷは、導体パターンＣＰ３と同層の膜であり、導体パターンＣＰ３と同じ材料および同じ厚さからなる。ＩＧＢＴの動作時に、ゲート電極ＧＥには、ゲート配線ＧＷを介してゲート電位が印加され、エミッタ領域ＮＥ、ベース領域ＰＢおよびボディ領域ＰＲには、エミッタ配線ＥＷを介してエミッタ電位が印加される。
ゲート配線ＧＷ上およびエミッタ配線ＥＷ上には、保護膜ＰＩＱが形成されている。保護膜ＰＩＱは、チップ領域ＣＲに形成され、スクライブ領域ＳＲには形成されていない。
このように、半導体装置１００は、チップ領域ＣＲに形成されたＩＧＢＴと、スクライブ領域ＳＲに形成された導体パターンＣＰ１～ＣＰ３（導体パターン片ＣＰ１ａ～ＣＰ３ａ）とを備えている。また、導体パターン片ＣＰ１ａ～ＣＰ３ａは、ＩＧＢＴを構成するゲート電極ＧＥ、ビアＶＩＡ１、ＶＩＡ２、ゲート配線ＧＷおよびエミッタ配線ＥＷを形成する工程と同じ工程で形成できるので、導体パターン片ＣＰ１ａ～ＣＰ３のために製造工程が増加することがない。
＜半導体装置の製造方法＞
以下に図１０～図２３を用いて、実施の形態１における半導体装置の製造方法について説明する。図１０～図１６は、図９に対応する箇所を示し、図１７～図２３は、図３および図４に対応する箇所を示している。
まず、複数のチップ領域ＣＲ、および、各チップ領域ＣＲとの間に設けられたスクライブ領域ＳＲを有する半導体基板ＳＵＢを用意する。
次に、図１０および図１７に示されるように、半導体基板ＳＵＢにドリフト領域ＮＤを形成する。ドリフト領域ＮＤは、予めｎ型の不純物が導入された半導体基板ＳＵＢを用意し、そのｎ型の半導体基板ＳＵＢをドリフト領域ＮＤとして用いることができる。または、ｐ型の半導体基板ＳＵＢを用意し、そのｐ型の半導体基板ＳＵＢ上にエピタキシャル法によってドリフト領域ＮＤを形成してもよい。
次に、フォトリソグラフィ法およびイオン注入法を用いて、領域２Ａの半導体基板ＳＵＢにホールバリア領域ＮＨＢを形成し、領域１Ａおよび領域２Ａの半導体基板ＳＵＢにフローティング領域ＰＦを形成する。
次に、領域１Ａおよび領域２Ａの半導体基板ＳＵＢ上に、例えば酸化シリコン膜からなる絶縁膜を形成し、フォトリソグラフィ法およびドライエッチングを用いてこの絶縁膜をパターニングすることで、ハードマスクを形成する。次に、このハードマスクをマスクとして半導体基板ＳＵＢをエッチングすることで、半導体基板ＳＵＢに複数の溝ＴＲを形成する。その後、ハードマスクを除去する。
次に、半導体基板ＳＵＢに対して熱処理を行うことで、ホールバリア領域ＮＨＢおよびフローティング領域ＰＦに含まれる不純物を拡散させる。この熱処理により、ホールバリア領域ＮＨＢは、複数の溝ＴＲの各々の底部付近にまで拡散し、フローティング領域ＰＦは、複数の溝ＴＲの各々の底部を覆うように、複数の溝ＴＲの各々の底部よりも深い位置まで拡散する。
次に、図１１および図１８に示されるように、半導体基板ＳＵＢに対して熱酸化処理を行うことで、領域１Ａおよび領域２Ａの溝内ＴＲおよび半導体基板ＳＵＢ上と、スクライブ領域ＳＲの半導体基板ＳＵＢ上とに、絶縁膜ＧＦを形成する。領域１Ａおよび領域２Ａの絶縁膜ＧＦは、ゲート絶縁膜ＧＦとして機能する。
次に、溝ＴＲの内部を埋め込むように、例えばＣＶＤ（Chemical Vapor Deposition）法によって、絶縁膜ＧＦ上に、導体膜として多結晶シリコン膜ＳＩを形成する。次に、多結晶シリコン膜ＳＩ上にレジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、領域１Ａおよびスクライブ領域ＳＲの多結晶シリコン膜ＳＩの一部を覆い、領域２Ａの多結晶シリコン膜ＳＩを開口するパターンを有している。
次に、図１２および図１９に示されるように、レジストパターンＲＰ１をマスクとして、多結晶シリコン膜ＳＩに対してドライエッチング処理を行い、多結晶シリコン膜ＳＩを選択的にパターニングする。これにより、チップ領域ＣＲにおいて、溝ＴＲ内に埋め込まれた埋込電極部ＧＥａと、半導体基板ＳＵＢ上に位置し、且つ、埋込電極部ＧＥａに接続された引き出し部ＧＥｂとを有するゲート電極ＧＥを形成する。また、前記スクライブ領域において、半導体基板ＳＵＢ上に導体パターンＣＰ１を形成する。
次に、フォトリソグラフィ法およびイオン注入法を用いることで、フローティング領域ＰＦおよびホールバリア領域ＮＨＢの各々の表面に、ベース領域ＰＢを形成し、ベース領域ＰＢの表面に、ｎ型のエミッタ領域ＮＥを形成する。
次に、図１３および図２０に示されるように、例えばＣＶＤ法によって、領域１Ａおよび領域２Ａにおいてゲート電極ＧＥを覆い、スクライブ領域ＳＲにおいて導体パターンＣＰ１を覆うように、半導体基板ＳＵＢ上に、絶縁膜ＩＬを形成する。
次に、図１４および図２１に示されるように、フォトリソグラフィ法およびドライエッチング処理を用いることで、領域１Ａにおいて引き出し部ＧＥｂ上に位置するように、絶縁膜ＩＬにビアホールＶＨ１を形成し、領域２Ａにおいてエミッタ領域ＮＥおよびベース領域ＰＢに達するように、絶縁膜ＩＬにビアホールＶＨ２を形成し、スクライブ領域ＳＲにおいて導体パターンＣＰ１上に位置するように、絶縁膜ＩＬに複数の孔ＴＨを形成する。ここでは、ビアホールＶＨ１、ビアホールＶＨ２および複数の孔ＴＨは、同じ工程によって形成できるが、互いに別の工程によって形成してもよい。
次に、イオン注入法を用いることで、ビアホールＶＨ２の底部に、ボディ領域ＰＲを形成する。その後、各不純物領域を活性化させるための熱処理が行われる。
次に、図１５および図２２に示されるように、例えばスパッタリング法またはＣＶＤ法によって、ビアホールＶＨ１内、ビアホールＶＨ２内、複数の孔ＴＨ内および絶縁膜ＩＬ上に、チタン膜および窒化チタン膜のようなバリアメタル膜と、タングステン膜のような導体膜とを形成する。次に、ドライエッチング処理またはＣＭＰ（Chemical Mechanical Polishing）法によって、ビアホールＶＨ１外、ビアホールＶＨ２外および複数の孔ＴＨ外の上記バリアメタル膜および上記導体膜を除去する。これにより、ビアホールＶＨ１内、ビアホールＶＨ２内および複数の孔ＴＨ内に、ビアＶＩＡ１、ビアＶＩＡ２および複数の導電パターンＣＰ２が形成される。
次に、図１６および図２３に示されるように、例えばスパッタリング法によって、ビアＶＩＡ１上、ビアＶＩＡ２上、複数の導電パターンＣＰ２上および絶縁膜ＩＬ上に、タングステンチタン膜、窒化チタン膜またはチタンタングステン膜のようなバリアメタル膜と、アルミニウム膜またはアルミニウム合金膜のような導体膜を形成する。次に、フォトリソグラフィ法およびドライエッチング処理を用いることで、絶縁膜ＩＬ上の上記導体膜および上記バリアメタル膜をパターニングする。これにより、領域１ＡにおいてビアＶＩＡ１上および絶縁膜ＩＬ上にゲート配線ＧＷが形成され、領域２ＡにおいてビアＶＩＡ２上および絶縁膜ＩＬ上にエミッタ配線ＥＷが形成され、スクライブ領域ＳＲにおいて複数の導電パターンＣＰ２上および絶縁膜ＩＬ上に導体パターンＣＰ３が形成される。
次に、図９および図３に示されるように、ゲート配線ＧＷ、エミッタ配線ＥＷおよび導体パターンＣＰ３を覆うように、例えば塗布法によって、保護膜ＰＩＱを形成する。その後、フォトリソグラフィ法およびドライエッチング処理を用いて、保護膜ＰＩＱを選択的にパターニングすることで、ゲート配線ＧＷの一部、エミッタ配線ＥＷの一部および導体パターンＣＰ３が露出する。
次に、半導体基板ＳＵＢの裏面に対して研磨処理を実施し、半導体基板ＳＵＢの厚さを薄くする。次に、フォトリソグラフィ法およびイオン注入法によって、半導体基板ＳＵＢの裏面に、フィールドストップ領域ＮＳおよびｐ型のコレクタ領域ＰＣを形成する。次に、半導体基板ＳＵＢの裏面側で露出しているコレクタ領域ＰＣの表面に、例えばスパッタリング法によって、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜または銀膜などの金属膜が多層形成されたコレクタ電極ＣＥを形成する。
その後、図４に示されるように、ダイシングブレードＤＣによってスクライブ領域ＳＲを切断することで、半導体基板ＳＵＢを個片化して複数の半導体装置１００を取得する。
＜導体パターンＣＰ１～ＣＰ３の適用例１＞
以下に図２４～図２７を用いて、導体パターンＣＰ１、複数の導体パターンＣＰ２および導体パターンＣＰ３を測定パターンＭＰとして用いた場合について説明する。測定パッドＭＰの導体パターンＣＰ３に、プローブ端子などのような検査用端子が接触する。
スクライブ領域ＳＲには、２組以上の測定パッドＭＰが設けられている。ここでは、２組以上の測定パッドＭＰの一例として、２組の測定パッドＭＰを示している。２組の測定パッドＭＰの間には、導体パターンＣＰ４と、導体パターンＣＰ４に接続された複数の導体パターンＣＰ５と、複数の導体パターンＣＰ５に接続された導体パターンＣＰ６とが設けられている。
導体パターンＣＰ４は、導体パターンＣＰ１と同層に形成され、導体パターンＣＰ１と同じ材料および同じ厚さからなる。複数の導体パターンＣＰ５は、複数の導体パターンＣＰ２と同層に形成され、複数の導体パターンＣＰ２と同じ材料および同じ厚さからなる。導体パターンＣＰ６は、導体パターンＣＰ３と同層に形成され、導体パターンＣＰ３と同じ材料および同じ厚さからなる。
導体パターンＣＰ６は、検査用素子として設けられ、且つ、２組の測定パッドＭＰのうち少なくとも一方に電気的に接続されている。
図２４は、配線間のショート不良に関する検査用素子を示している。一方の測定パッドＭＰに接続された導体パターンＣＰ６と、他方の測定パッドＭＰに接続された導体パターンＣＰ６とが、それぞれ櫛歯状にされ、互いの櫛歯が交互になるように配置されている。一方の測定パッドＭＰおよび他方の測定パッドＭＰに互いに異なる電圧を印加することで、一方の導体パターンＣＰ６と、他方の導体パターンＣＰ６との間の絶縁耐圧を測定できる。
図２５は、配線抵抗に関する検査用素子を示している。２組の測定パッドＭＰに、複数回折り返した導体パターンＭＰ６が接続されている。これにより、２組の測定パッドＭＰの間の抵抗を測定することができる。
図２６および図２７は、所謂チェイン抵抗と称される検査用素子を示している。複数の導体パターンＭＰ６を用意し、これらを複数の導体パターンＣＰ５によって適宜組み合わせて接続することで、様々な配線抵抗のパターンを形成することができる。
何れの検査用素子においても、ダイシング工程後のスクライブ領域ＳＲには、導体パターンＣＰ４の一部、複数の導体パターンＣＰ５のうち少なくとも１つの導体パターンＣＰ５の全部または一部、および、導体パターンＣＰ６の一部が残されている。
ダイシング工程後では、ダイシングブレードＤＣによって、導体パターンＣＰ４～ＣＰ６が除去される。しかし、導体パターンＣＰ６の一部は、スクライブ領域ＳＲに残される。この残される導体パターンＣＰ６が、必ず導体パターンＣＰ４、ＣＰ５に接続されるようにしておくことで、残された検査用素子の一部が剥離することを防止できる。
＜導体パターンＣＰ１～ＣＰ３の適用例２＞
以下に図２８を用いて、導体パターンＣＰ１、複数の導体パターンＣＰ２および導体パターンＣＰ３をアライメント用パターンとして用いた場合について説明する。図２８に示されるように、導体パターンＣＰ３には、アライメントマークＡＭが設けられている。アライメントマークＡＭは、導体パターンＣＰ３の一部が開口された開口部として形成されている。
このようなアライメントマークＡＭの検出を容易にするために、アライメントマークＡＭの下部には、他の導電体が形成されていないことが好ましい。それ故、導体パターンＣＰ１、複数の孔ＴＨおよび複数の導体パターンＣＰ２は、平面視においてアライメントマークＡＭと重ならない位置に設けられている。そして、これらは、ダイシング工程後にスクライブ領域ＳＲに残される導体パターンＣＰ３に接続される位置に設けられている。そのため、ダイシング工程後にアライメントマークＡＭが除去されても、導体パターンＣＰ３が剥離することを防止できる。
（実施の形態２）
以下に図２９～図３１を用いて、実施の形態２における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
実施の形態１では、導体パターンＣＰ２を形成する工程と、導体パターンＣＰ３を形成する工程とが、別の工程として行われていた。実施の形態２では、これらの工程が同じ工程として行われる。
実施の形態２の製造工程は、図１４および図２１までは実施の形態１と同じである。次に、図１６および図２３で説明したバリアメタル膜および導体膜を形成する。すなわち、例えばスパッタリング法によって、ビアホールＶＨ１内、ビアホールＶＨ２内、複数の孔ＴＨ内および絶縁膜ＩＬ上に、タングステンチタン膜、窒化チタン膜またはチタンタングステン膜のようなバリアメタル膜と、アルミニウム膜またはアルミニウム合金膜のような導体膜を形成する。次に、フォトリソグラフィ法およびドライエッチング処理を用いることで、絶縁膜ＩＬ上の上記導体膜および上記バリアメタル膜をパターニングする。
これにより、図３１に示されるように、領域１Ａにおいて、ビアホールＶＨ１内のビアＶＩ１と、絶縁膜ＩＬ上のゲート配線ＧＷとが、一体化して形成される。また、領域２Ａにおいて、ビアホールＶＨ１２のビアＶＩＡ２と、絶縁膜ＩＬ上のエミッタ配線ＥＷとが、一体化して形成される。また、図２９に示されるように、スクライブ領域ＳＲにおいて、複数の孔ＴＨ内の複数の導体パターンＣＰ２と、絶縁膜ＩＬ上の導体パターンＣＰ３とが、一体化して形成される。
ダイシング工程後には、図３０に示されるように、一体化して形成された複数の導体パターン片ＣＰ２ａおよび導体パターン片ＣＰ３ａが、スクライブ領域ＳＲに残される。実施の形態２においても、導体パターン片ＣＰ３ａの飛散を防止できるので、半導体装置１００の信頼性を向上でき、半導体装置１００の歩留まりの低下を抑制できる。
また、実施の形態２では、実施の形態１と比較して、複数の導体パターンＣＰ２を形成する工程を省略できるので、製造工程の簡略化を図れ、製造コストを抑制できる。
（実施の形態３）
以下に図３２を用いて、実施の形態３における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
実施の形態１では、ゲート電極ＧＥは、溝ＴＲ内に埋め込まれた埋込電極部ＧＥａと、半導体基板ＳＵＢ上に形成された引き出し部ＧＥｂとによって構成されていた。実施の形態３では、図３２の領域１Ａに示されるように、ゲート電極ＧＥの全部が、ゲート絶縁膜ＧＦを介して溝ＴＲ内に埋め込まれている。言い換えれば、ゲート電極ＧＥの全部が埋込電極部ＧＥａとして形成されている。そして、絶縁膜ＩＬ内には、ゲート電極ＧＥ上に位置するように、ビアホールＶＨ１が形成され、ビアＶＩＡ１は、埋め込まれているゲート電極ＧＥに直接接続している。
また、実施の形態３の半導体基板ＳＵＢは、領域１Ａおよび領域２Ａと異なる箇所に、抵抗素子ＲＥを形成するための領域（抵抗素子形成領域）３Ａを有している。抵抗素子ＲＥは、ゲート絶縁膜ＧＦを介して、領域３Ａの半導体基板ＳＵＢ上に形成され、ゲート電極ＧＥから分離している。
抵抗素子ＲＥは、絶縁膜ＩＬによって覆われている。絶縁膜ＩＬ中には、抵抗素子ＲＥ上に位置するように、ビアホールＶＨ３が形成されている。ビアＶＩＡ３は、ビアホールＶＨ３内に形成され、抵抗素子ＲＥに接続されている。ビアＶＩＡ３上および絶縁膜ＩＬ上には、ビアＶＩＡ３に接続された抵抗用配線ＲＷが形成されている。
このような抵抗素子ＲＥを形成するためには、図１１で説明したレジストパターンＲＰ１を、領域１Ａには形成せず、領域３Ａの多結晶シリコン膜ＳＩを選択的に覆うように形成する。その状態で、図１２で説明したドライエッチング処理を行い、多結晶シリコン膜ＳＩを選択的にパターニングする。これにより、領域１Ａおよび領域２Ａにおいて、溝ＴＲ内に埋め込まれたゲート電極ＧＥを形成でき、領域３Ａにおいて、ゲート電極ＧＥから分離した抵抗素子ＲＥを形成できる。
また、ビアホールＶＨ３、ビアＶＩＡ３および抵抗用配線ＲＷは、ビアホールＶＨ１、ビアＶＩＡ１およびゲート配線ＧＷを形成する工程と同じ工程によって形成できる。すなわち、ビアＶＩＡ３および抵抗用配線ＲＷは、ビアＶＩＡ１およびゲート配線ＧＷと同層の膜であり、ビアＶＩＡ１およびゲート配線ＧＷと同じ材料および同じ厚さからなる。
このように、ゲート配線ＧＷの全部が溝ＴＲに埋め込まれるような形態でも、レジストパターンＲＰ１を用いて、抵抗素子ＲＥおよび導体パターンＣＰ１を同時に形成することができる。
なお、実施の形態３で開示した技術に、実施の形態２で開示した技術を適用することもできる。
（実施の形態４）
以下に図３３および図３４を用いて、実施の形態４における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
実施の形態１では、多結晶シリコン膜ＳＩを利用することで、導体パターンＣＰ１を形成していた。実施の形態４では、図３３に示されるように、導体パターンＣＰ１の代わりに、半導体基板ＳＵＢに形成されたｐ型の不純物領域である導体パターンＣＰ７を適用する。
また、実施の形態１では、導体パターンＣＰ１は、絶縁膜ＧＦによって半導体基板ＳＵＢから電気的に絶縁されていた。実施の形態３では、導体パターンＣＰ７の導電型を半導体基板ＳＵＢ（ドリフト領域ＮＤ）の導電型と反対にすることで、導体パターンＣＰ７を半導体基板ＳＵＢから電気的に分離することができる。
このような導体パターンＣＰ７は、フローティング領域ＰＦまたはベース領域ＰＢを形成する工程と同じ工程によって形成できる。また、導体パターンＣＰ７が形成された以降の工程は、実施の形態１と同様である。なお、図３４に示されるように、ダイシング工程後には、導体パターンＣＰ７の一部は、導体パターン片ＣＰ７ａとしてスクライブ領域ＳＲに残される。
実施の形態４においても、導体パターン片ＣＰ３ａの飛散を防止できるので、半導体装置１００の信頼性を向上でき、半導体装置１００の歩留まりの低下を抑制できる。
なお、実施の形態４で開示した技術に、実施の形態２および実施の形態３で開示した技術を適用することもできる。
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、上記実施の形態では、トランジスタとしてＧＧ構造のＩＧＢＴを例示したが、ＩＧＢＴは、ＧＧＥＥ構造でもよいし、ＥＧＥ構造でもよい。また、トランジスタは、ＩＧＢＴに限られず、パワーＭＯＳＦＥＴでもよい。また、トランジスタは、ゲート電極ＧＥが溝ＴＲ内に埋め込まれたトレンチゲート型に限られず、ゲート電極ＧＥが半導体基板ＳＵＢ上に形成されたプレーナ型であってもよい。
また、上記実施の形態では、チップ領域ＣＲに形成される半導体素子としてトランジスタを例示したが、半導体素子は、半導体基板ＳＵＢに形成されたダイオードまたはバイポーラトランジスタであってもよい。ダイオードまたはバイポーラトランジスタの構造によっては、多結晶シリコン膜ＳＩが用いられない場合もある。例えば、実施の形態４のような技術は、多結晶シリコン膜ＳＩが用いられてない半導体装置１００において、好適に利用できる。
１００ 半導体装置（半導体チップ）
１Ａ 領域（ゲート引き出し領域）
２Ａ 領域（セル領域）
３Ａ 領域（抵抗素子形成領域）
ＡＭ アライメントマーク
ＣＥ コレクタ電極
ＣＰ１～ＣＰ７ 導体パターン
ＣＰ１ａ～ＣＰ７ａ 導体パターン片
ＣＲ チップ領域
ＤＣ ダイシングブレード
ＥＷ エミッタ配線（エミッタ電極）
ＧＥ ゲート電極
ＧＥａ 埋込電極部
ＧＥｂ 引き出し部
ＧＦ ゲート絶縁膜
ＧＷ ゲート配線
ＩＥ 検査用素子
ＩＬ 絶縁膜
ＭＰ 測定パターン
ＮＤ ドリフト領域
ＮＥ エミッタ領域
ＮＳ フィールドストップ領域
ＮＨＢ ホールバリア領域
ＰＢ ベース領域
ＰＣ コレクタ領域
ＰＦ フローティング領域
ＰＲ ボディ領域
ＰＩＱ 保護膜
ＲＰ１ レジストパターン
ＲＥ 抵抗素子
ＲＷ 抵抗用配線
ＳＩ 多結晶シリコン膜（導体膜）
ＳＲ スクライブ領域
ＳＵＢ 半導体基板
ＴＨ 孔
ＴＲ 溝
ＶＨ１～ＶＨ３ ビアホール
ＶＩＡ１～ＶＩＡ３ ビア

Claims (20)

  1. （ａ）第１チップ領域、第２チップ領域、および、前記第１チップ領域と前記第２チップ領域との間に設けられ、且つ、平面視における第１方向に延在するスクライブ領域を有する半導体基板を用意する工程、
    （ｂ）前記スクライブ領域の前記半導体基板上に、第１絶縁膜を介して第１導体パターンを形成する工程、
    （ｃ）前記第１導体パターンを覆う第２絶縁膜を形成する工程、
    （ｄ）前記第１導体パターン上に位置するように、前記第２絶縁膜中に、複数の孔を形成する工程、
    （ｅ）前記複数の孔内に、前記第１導体パターンに接続する複数の第２導体パターンを形成する工程、
    （ｆ）前記第２絶縁膜上および前記複数の第２導体パターン上に、前記複数の第２導体パターンに接続する第３導体パターンを形成する工程、
    （ｇ）前記第１チップ領域および前記第２チップ領域の各々の外周に前記スクライブ領域の一部が残されるように、ダイシングブレードを用いて前記第１方向に沿って前記スクライブ領域を切断する工程、
    を備え、
    平面視で前記第１方向と交差する第２方向において、前記ダイシングブレードの幅は、前記（ｇ）工程前の前記第１導体パターンの幅および前記第３導体パターンの幅よりも狭く、
    前記（ｇ）工程後、前記第１チップ領域側の前記スクライブ領域および前記第２チップ領域側の前記スクライブ領域の各々には、前記第１導体パターンの一部、前記複数の第２導体パターンのうち少なくとも１つの前記第２導体パターンの全部または一部、および、前記第３導体パターンの一部が残されている、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記第２方向において、前記（ｇ）工程前の前記第１導体パターンの幅および前記第３導体パターンの幅は、それぞれ前記ダイシングブレードの幅の２倍以上である、半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記（ｇ）工程後、前記第１方向における前記第１導体パターンの幅および前記第３導体パターンの幅は、それぞれ前記第２方向における前記第１導体パターンの幅および前記第３導体パターンの幅よりも広い、半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記複数の孔は、前記第１方向における幅が前記第２方向における幅よりも広くなるように、前記第１方向に延在しているか、前記第２方向における幅が前記第１方向における幅よりも広くなるように、前記第２方向に延在している、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程は、
    （ｂ１）前記第１絶縁膜上に、第１導体膜を形成する工程、
    （ｂ２）前記第１導体膜をパターニングすることで、前記第１絶縁膜上に、前記第１導体パターンを形成する工程を有し、
    前記第１導体膜は、多結晶シリコン膜を含む、半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記（ｅ）工程および前記（ｆ）工程は、別の工程として行われ、
    前記（ｅ）工程は、
    （ｅ１）前記複数の孔内および前記第２絶縁膜上に、第２導体膜を形成する工程、
    （ｅ２）前記複数の孔外の前記第２導体膜を除去することで、前記複数の孔内に、前記複数の第２導体パターンを形成する工程、
    を有し、
    前記（ｆ）工程は、
    （ｆ１）前記第２絶縁膜上および前記複数の第２導体パターン上に、第３導体膜を形成する工程、
    （ｆ２）前記第２絶縁膜上の前記第３導体膜をパターニングすることで、前記第２絶縁膜上および前記複数の第２導体パターン上に、前記第３導体パターンを形成する工程、
    を有する、半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記第２導体膜は、タングステン膜を含み、
    前記第３導体膜は、アルミニウム膜またはアルミニウム合金膜を含む、半導体装置の製造方法。
  8. 請求項１に記載の半導体装置の製造方法において、
    前記（ｅ）工程および前記（ｆ）工程は、同じ工程として行われ、
    前記複数の孔内および前記第２絶縁膜上に第３導体膜を形成し、前記第２絶縁膜上の前記第３導体膜をパターニングすることで、前記複数の孔内の前記複数の第２導体パターンと、前記第２絶縁膜上の前記第３導体パターンとが、一体化して形成され、
    前記第３導体膜は、アルミニウム膜またはアルミニウム合金膜を含む、半導体装置の製造方法。
  9. 請求項１に記載の半導体装置の製造方法において、
    前記第１導体パターン、前記複数の第２導体パターンおよび前記第３導体パターンは、前記第３導体パターンに検査用端子を接触させるための測定パッドとして設けられ、
    前記スクライブ領域には、２組の前記測定パッドが設けられ、
    平面視において、２組の前記測定パッドの間には、前記第１導体パターンと同層に形成された第４導体パターンと、前記第４導体パターンに接続され、且つ、前記複数の第２導体パターンと同層に形成された複数の第５導体パターンと、前記複数の第５導体パターンに接続され、且つ、前記第３導体パターンと同層に形成された第６導体パターンとが設けられ、
    前記第６導体パターンは、検査用素子として設けられ、且つ、２組の前記測定パッドのうち少なくとも一方に電気的に接続され、
    前記（ｇ）工程後、前記第１チップ領域側の前記スクライブ領域および前記第２チップ領域側の前記スクライブ領域の各々には、前記第４導体パターンの一部、前記複数の第５導体パターンのうち少なくとも１つの前記第５導体パターンの全部または一部、および、前記第６導体パターンの一部が残されている、半導体装置の製造方法。
  10. 請求項１に記載の半導体装置の製造方法において、
    前記第３導体パターンには、アライメントマークが設けられ、
    前記第１導体パターン、前記複数の孔および前記複数の第２導体パターンは、平面視において前記アライメントマークと重ならない位置に設けられている、半導体装置の製造方法。
  11. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程は、
    （ｂ１）前記第１チップ領域および前記第２チップ領域の各々の前記半導体基板に、溝を形成する工程、
    （ｂ２）前記第１チップ領域の前記溝内および前記半導体基板上と、前記第２チップ領域の前記溝内および前記半導体基板上と、前記スクライブ領域の前記半導体基板上とに、前記第１絶縁膜を形成する工程、
    （ｂ３）前記第１絶縁膜上に多結晶シリコン膜を形成する工程、
    （ｂ４）前記多結晶シリコン膜を選択的にパターニングすることで、前記第１チップ領域および前記第２チップ領域において、前記溝内に埋め込まれた埋込電極部と、前記半導体基板上に位置し、且つ、前記埋込電極部に接続された引き出し部とを有するゲート電極を形成し、前記スクライブ領域において、前記半導体基板上に前記第１導体パターンを形成する工程、
    を有し、
    前記（ｃ）工程では、前記第１チップ領域および前記第２チップ領域において、前記第２絶縁膜は、前記ゲート電極を覆うように形成され、
    前記（ｄ）工程では、前記第１チップ領域および前記第２チップ領域において、前記ゲート電極の前記引き出し部上に位置するように、前記第２絶縁膜中に、ビアホールが形成され、
    前記（ｅ）工程では、前記第１チップ領域および前記第２チップ領域において、前記ビアホール内に、前記引き出し部に接続するビアが形成され、
    前記（ｆ）工程では、前記第１チップ領域および前記第２チップ領域において、前記第２絶縁膜上および前記ビア上に、前記ビアに接続するゲート配線が形成される、半導体装置の製造方法。
  12. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程は、
    （ｂ１）前記第１チップ領域および前記第２チップ領域の各々の前記半導体基板に、溝を形成する工程、
    （ｂ２）前記第１チップ領域の前記溝内および前記半導体基板上と、前記第２チップ領域の前記溝内および前記半導体基板上と、前記スクライブ領域の前記半導体基板上とに、前記第１絶縁膜を形成する工程、
    （ｂ３）前記第１絶縁膜上に多結晶シリコン膜を形成する工程、
    （ｂ４）前記多結晶シリコン膜を選択的にパターニングすることで、前記第１チップ領域および前記第２チップ領域において、前記溝内に埋め込まれたゲート電極と、前記半導体基板上に形成され、且つ、前記ゲート電極から分離した抵抗素子とを形成し、前記スクライブ領域において、前記半導体基板上に前記第１導体パターンを形成する工程、
    を有し、
    前記（ｃ）工程では、前記第１チップ領域および前記第２チップ領域において、前記第２絶縁膜は、前記ゲート電極および前記抵抗素子を覆うように形成され、
    前記（ｄ）工程では、前記第１チップ領域および前記第２チップ領域において、前記ゲート電極上に位置するように、前記第２絶縁膜中に、ビアホールが形成され、
    前記（ｅ）工程では、前記第１チップ領域および前記第２チップ領域において、前記ビアホール内に、前記ゲート電極に接続するビアが形成され、
    前記（ｆ）工程では、前記第１チップ領域および前記第２チップ領域において、前記第２絶縁膜上および前記ビア上に、前記ビアに接続するゲート配線が形成される、半導体装置の製造方法。
  13. トランジスタを形成するための第１チップ領域、および、第１チップ領域の外周を囲むスクライブ領域を有する半導体基板と、
    前記第１チップ領域の前記半導体基板上に形成されたゲート絶縁膜と、
    前記スクライブ領域の前記半導体基板上に形成された第１絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第１絶縁膜上に形成された第１導体パターン片と、
    前記ゲート電極および前記第１導体パターンを覆う第２絶縁膜と、
    前記ゲート電極上に位置するように、前記第２絶縁膜に形成されたビアホールと、
    前記第１導体パターン片上に位置するように、前記第２絶縁膜に形成された孔と、
    前記ビアホール内に形成され、且つ、前記ゲート電極に接続されたビアと、
    前記孔内に形成され、且つ、前記第１導体パターンに接続された第２導体パターン片と、
    前記第２絶縁膜上および前記ビア上に形成され、且つ、前記ビアに接続されたゲート配線と、
    前記第２絶縁膜上および前記第２導体パターン片上に形成され、且つ、前記第２導体パターン片に接続された第３導体パターン片と、
    を備えた、半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記ビアおよび前記第２導体パターン片は、それぞれタングステン膜を含み、
    前記ゲート配線および前記第３導体パターン片は、それぞれアルミニウム膜またはアルミニウム合金膜を含む、半導体装置。
  15. 請求項１３に記載の半導体装置において、
    前記ビアおよび前記ゲート配線は、一体化して形成され、且つ、アルミニウム膜またはアルミニウム合金膜を含み、
    前記前記第２導体パターン片および前記第３導体パターン片は、一体化して形成され、且つ、アルミニウム膜またはアルミニウム合金膜を含む、半導体装置。
  16. 請求項１３に記載の半導体装置において、
    前記第１チップ領域の前記半導体基板には、溝が形成され、
    前記ゲート電極は、前記ゲート絶縁膜を介して前記溝内に埋め込まれた埋込電極部と、前記ゲート絶縁膜を介して前記半導体基板上に位置する引き出し部とを有し、
    前記ビアホールは、前記引き出し部上に位置している、半導体装置。
  17. 請求項１３に記載の半導体装置において、
    前記第１チップ領域の前記半導体基板には、溝が形成され、
    前記ゲート電極の全部が、前記ゲート絶縁膜を介して前記溝内に埋め込まれている、半導体装置。
  18. （ａ）第１チップ領域、第２チップ領域、および、前記第１チップ領域と前記第２チップ領域との間に設けられ、平面視における第１方向に延在するスクライブ領域を有し、且つ、第１導電型である半導体基板を用意する工程、
    （ｂ）前記スクライブ領域の前記半導体基板内に、前記第１導電型と反対の第２導電型である第７導体パターンを形成する工程、
    （ｃ）前記第７導体パターンを覆う第２絶縁膜を形成する工程、
    （ｄ）前記第７導体パターン上に位置するように、前記第２絶縁膜中に、複数の孔を形成する工程、
    （ｅ）前記複数の孔内に、前記第７導体パターンに接続する複数の第２導体パターンを形成する工程、
    （ｆ）前記第２絶縁膜上および前記複数の第２導体パターン上に、前記複数の第２導体パターンに接続する第３導体パターンを形成する工程、
    （ｇ）前記第１チップ領域および前記第２チップ領域の各々の外周に前記スクライブ領域の一部が残されるように、ダイシングブレードを用いて前記第１方向に沿って前記スクライブ領域を切断する工程、
    を備え、
    平面視で前記第１方向と交差する第２方向において、前記ダイシングブレードの幅は、前記（ｇ）工程前の前記第７導体パターンの幅および前記第３導体パターンの幅よりも狭く、
    前記（ｇ）工程後、前記第１チップ領域側の前記スクライブ領域および前記第２チップ領域側の前記スクライブ領域の各々には、前記第７導体パターンの一部、前記複数の第２導体パターンのうち少なくとも１つの前記第２導体パターン、および、前記第３導体パターンの一部が残されている、半導体装置の製造方法。
  19. 請求項１８に記載の半導体装置の製造方法において、
    前記（ｅ）工程および前記（ｆ）工程は、別の工程として行われ、
    前記（ｅ）工程は、
    （ｅ１）前記複数の孔内および前記第２絶縁膜上に、第１導体膜を形成する工程、
    （ｅ２）前記複数の孔外の前記第１導体膜を除去することで、前記複数の孔内に、前記複数の第２導体パターンを形成する工程、
    を有し、
    前記（ｆ）工程は、
    （ｆ１）前記第２絶縁膜上および前記複数の第２導体パターン上に、第２導体膜を形成する工程、
    （ｆ２）前記第２絶縁膜上の前記第２導体膜をパターニングすることで、前記第２絶縁膜上および前記複数の第２導体パターン上に、前記第２導体パターンを形成する工程、
    を有し、
    前記第１導体膜は、タングステン膜を含み、
    前記第２導体膜は、アルミニウム膜またはアルミニウム合金膜を含む、半導体装置の製造方法。
  20. 請求項１８に記載の半導体装置の製造方法において、
    前記（ｅ）工程および前記（ｆ）工程は、同じ工程として行われ、
    前記複数の孔内および前記第２絶縁膜上に第２導体膜を形成し、前記第２絶縁膜上の前記第２導体膜をパターニングすることで、前記複数の孔内の前記複数の第２導体パターンと、前記第２絶縁膜上の前記第３導体パターンとが、一体化して形成され、
    前記第２導体膜は、アルミニウム膜またはアルミニウム合金膜を含む、半導体装置の製造方法。
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