JP4186346B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体基板の表面に電流制御用のゲート電極を備えた半導体装置に関する。
【0002】
【従来の技術】
高耐圧、大電流用のパワー素子である例えばIGBT(絶縁ゲート型バイポーラトランジスタ)において、チップサイズを大形化すると、チップの外周部に設ける耐圧構造(例えばガードリング構造)が占める面積の割合を小さくすることができる。また、部品点数を削減できることから、組立構造を簡略化できると共に、コストを低減できるという効果を得ることができる。
【0003】
一方、IGBTを製造する半導体ウエハプロセスにおいては、例えばパーティクル等に起因して欠陥が発生することにより、ゲート・エミッタ間が短絡するという不良が発生することがある。そして、このような不良は、チップサイズが大きくなるほど、発生し易くなり、良品率が低下するという問題点があった。
【0004】
このような問題点を解消する技術として、特開平8−191145号公報に記載されたIGBTの製造方法がある。この方法では、IGBTを複数のセルブロック(ゲートブロック)に分け、各ゲートブロックから各ブロック共通のゲートボンディングパッドへの配線取出しを二層配線構造とすることを提案している。そして、半導体ウエハプロセスの途中、すなわち、各ブロック個別に設定された一層目ゲート配線の形成後、複数個のセルブロックについて、それぞれゲート・エミッタ間が短絡しているか否か、即ち、良否の判定を行い、その後、層間絶縁膜を形成し、良否の判定結果に従い、層間絶縁膜に設けた各ブロック毎のヴィアホールをディスペンサ等によりポリイミド液を滴下し、良品のセルブロックの一層目ゲート配線だけを二層目ゲート配線に接続し、不良品のセルブロックの一層目ゲート配線を二層目ゲート配線から切り離してソース電極に短絡するような2層配線を形成するように構成している。この方法によれば、複数個のセルブロックの中に不良ブロックがある場合でも、良品のセルブロックだけでIGBTを構成することができ、IGBTが正常に動作するようになることから、良品率が低下することを防止できる。
【0005】
【発明が解決しようとする課題】
しかしながら、上記公報の方法では、半導体ウエハプロセスの途中で、複数個のセルブロックについて良否の判定を行い、その後、良品のセルブロックだけを選択してゲートボンディングパッドに接続する多層配線構造を形成する半導体ウエハプロセスを実行しなければならないので、工程が非常に複雑になるという欠点があった。また、半導体ウエハプロセスの途中で、セルブロックの良否の判定を行うことは、実際にはかなり困難である(上記公報にも、その具体的方法は全く開示されていない)ため、上記公報の方法を実際に使用することは、ほとんど不可能であると考えられる。
【0006】
そこで、本発明の目的は、半導体装置のチップサイズを大形化した場合でも、良品率が低下することを防止でき、しかも、半導体ウエハプロセスが複雑になることを防止できる半導体装置を提供することにある。
【0007】
【課題を解決するための手段】
請求項1の発明においては、1個の半導体基板と、この半導体基板の表面に設けられた複数個のセルブロックとを備え、これらセルブロックに互いに独立する複数個のゲート電極をそれぞれ設け、そして、前記半導体基板に前記各ゲート電極にそれぞれ接続された複数個のゲートパッドを設けた。この構成によれば、複数個のゲートパッドを利用することにより、周知の検査装置を使用して、複数個のセルブロックの良否の判定を容易に行うことができる。そして、この構成の場合、良品のセルブロックのゲートパッドだけを、外部のゲート端子に接続することが可能になる。このため、複数個のセルブロックの中に不良品がある場合でも、良品のセルブロックだけで半導体装置を構成することができ、半導体装置が正常に動作するようになることから、良品率が低下することを防止できる。
【0008】
しかも、上記構成の場合、半導体ウエハプロセスのプロセス数は従来構成と同じで済む。従って、半導体装置のチップサイズを大形化した場合でも、良品率が低下することを防止でき、しかも、半導体ウエハプロセスが複雑になることを防止できる。
【0010】
更に、上記構成においては、複数個のセルブロックのうちの良品のセルブロックのゲート電極に接続されたゲートパッドをゲート端子に接続すると共に、複数個のセルブロックのうちの不良品のセルブロックのゲート電極に接続されたゲートパッドをグランド端子に接続するように構成した。この構成によれば、良品のセルブロックのゲートパッドだけを外部のゲート端子に接続したので、複数個のセルブロックの中に不良品がある場合でも、良品のセルブロックだけで半導体装置を構成することができ、半導体装置が正常に動作するようになることから、良品率の低下を防止できる。
【0011】
請求項2の発明によれば、複数個のセルブロックのうちの良品のセルブロックのゲート電極に接続されたゲートパッドをゲート端子に接続すると共に、複数個のセルブロックのうちの不良品のセルブロックのゲート電極に接続されたゲートパッドをエミッタパッドまたはソースパッドに接続するように構成したので、請求項1の発明とほぼ同じ作用効果を得ることができる。
【0012】
請求項3の発明によれば、ゲートパッドとゲート端子とをワイヤボンディングにより接続すると共に、ゲートパッドとグランド端子またはエミッタパッドまたはソースパッドとをワイヤボンディングにより接続するように構成したので、ゲートパッドと各端子または各パッドとの接続を容易に実現することができる。
【0013】
請求項4の発明によれば、ゲートパッドとゲート端子とを半田接合により接続すると共に、ゲートパッドとグランド端子またはエミッタパッドまたはソースパッドとを半田接合により接続するように構成したので、ゲートパッドと各端子または各パッドとの接続を容易に実現することができ、また、半導体装置の冷却性能を向上させることができる。
【0014】
請求項5の発明によれば、ゲートパッドとゲート端子とを圧接により接続すると共に、ゲートパッドとグランド端子またはエミッタパッドまたはソースパッドとを圧接により接続するように構成したので、ゲートパッドと各端子または各パッドとの接続を容易に実現することができ、また、半導体装置の冷却性能を向上させることができる。
【0016】
【発明の実施の形態】
以下、本発明をIGBT(絶縁ゲート型バイポーラトランジスタ)に適用した第1の実施例について、図1ないし図3を参照しながら説明する。まず、図2は本実施例のIGBT1のチップの縦断面構造を概略的に示す縦断面模式図である。この図2に示すように、本実施例のIGBT1はトレンチゲート型IGBTである。このIGBT1は、半導体基板である例えばp+基板(p+シリコン基板)
2を備えており、このp+基板2の上に、n+バッファ層3とn−ドリフト層4が順にエピタキシャル成長法を用いて形成されている。
【0017】
そして、n−ドリフト層4の上面には、pベース層5が形成されている。このpベース層5には、多数のトレンチ6が上記pベース層5を貫通してn−ドリフト層4に達するように形成されている。トレンチ6の内部には、ゲート絶縁膜7を介してゲート電極8が形成されている。ゲート絶縁膜7は例えば酸化シリコン膜或いはONO膜で形成されており、ゲート電極8は例えば多結晶シリコンで形成されている。
【0018】
更に、pベース層5の表面におけるトレンチ6の上部に接する部分には、高濃度のn+エミッタ層9が選択的に形成されている。そして、pベース層5の上面には、エミッタ電極10がpベース層5とn+エミッタ層9に接するように形成されている。また、p+基板2の裏面(下面)には、コレクタ電極11が形成されている。
【0019】
ここで、上記した構成のIGBT1のチップ(即ち、半導体基板2)の表面は、複数個(即ち、2個以上)のIGBT領域であるセルブロック12(12a、12b、12c、………)に分割されるように構成されている(図1も参照)。即ち、IGBT1のチップの表面には、複数個のセルブロック12(12a、12b、12c、………)が設けられている。尚、セルブロック12の個数については、IGBT1のチップのサイズによって好ましい数値が変化するが、本実施例の場合、10〜20個程度設けることが好ましい。
【0020】
そして、各セルブロック12(12a、12b、12c、………)に設けられているゲート電極8は、セルブロック毎に互いに独立する(即ち、電気的に分離される)ように構成されている。
【0021】
尚、1個のセルブロック12に設けられているMOSFETセルの個数(即ち、ゲート電極8またはトレンチ6)の個数は、セルピッチ及びセルエリアのサイズ(セルブロックのサイズ)により変化するが、数百〜数千個程度である。これは、通常、セルピッチが数μm程度であり、セルエリアのサイズが数mm角程度であるためである。そして、1個のセルブロック12内のゲート電極8は、図2に示すように、配線層13により全て互いに接続されている。また、1個のセルブロ
ック12内のエミッタ電極10も、図2に示すように、配線層14により全て互いに接続されている。
【0022】
さて、図1は、上記IGBT1のチップの平面構造を概略的に示す平面模式図である。この図1に示すように、IGBT1のチップはほぼ矩形平板状に構成されており、その表面における複数個のセルブロック12(12a、12b、12c、………)に対応する部位には、セルブロック12とほぼ同じ形状の複数個のエミッタパッド15(15a、15b、15c、………)が設けられている。また、IGBT1のチップの表面における一辺部(図1中、上辺部)には、ほぼ正方形状の複数個のゲートパッド16(16a、16b、16c、………)が一列に並ぶように設けられている。
【0023】
上記各エミッタパッド15(15a、15b、15c、………)は、図2において2点鎖線で示すように、各セルブロック12内の多数のエミッタ電極10に接続するように形成されており、前記配線層14としての機能も有するものである。そして、各エミッタパッド15は、チップ外部と電気的な導通をとるためのものであり、本実施例の場合、チップ外部に設けられたエミッタ端子(図示しない)に例えばワイヤボンディングにより接続されている。尚、IGBT1のチップを例えば配線基板に取り付ける場合は、上記エミッタ端子は基板に設けられたエミッタ端子用の電極で構成され、IGBT1のチップを例えばリードフレームに取り付ける場合は、上記エミッタ端子はリードフレームに設けられたエミッタ端子用のリード部で構成される。
【0024】
また、上記各ゲートパッド16(16a、16b、16c、………)は、前記配線層13を介して各セルブロック12内の多数のゲート電極8に接続されている。この場合、上記配線層13は、横向きに引き出され、エミッタパッド15の図1において上下方向の辺部(即ち、2個のエミッタパッド15の間の部位)に沿うように配置され、各ゲートパッド16に接続されている。
【0025】
そして、各ゲートパッド16は、IBGT1のチップの外部と電気的な導通をとるためのものであり、本実施例の場合、チップの外部に設けられたゲート端子17(図3参照)に例えばワイヤボンディングにより接続されている。ここで、ゲート端子17に接続するゲートパッド16は、良品のセルブロック12のゲート電極8に接続されているゲートパッドである。これにより、良品のセルブロック12のゲート電極8(ゲートパッド16)とゲート端子17との間は、ボンディングワイヤ18によって接続される構成となる。これにより、外部からゲート制御用の信号がゲート端子17に与えられると、その信号は良品のセルブロック12のゲート電極8に与えられ、良品のセルブロック12内の素子が動作するようになる。
【0026】
これに対して、不良品のセルブロック12のゲート電極8に接続されているゲートパッド16(16c)は、図3に示すように、チップの外部のグランド端子19に例えばワイヤボンディングにより接続されている。これにより、ゲートパッド16とグランド端子19との間は、ボンディングワイヤ18によって接続される構成となる。この結果、不良品のセルブロック12のゲート電極8(ゲートパッド16c)は、グランド電位(GND電位)に固定される構成となる。これにより、不良品のセルブロック12のゲート電極8には、ゲート制御用の信号が与えられることがないから、不良品のセルブロック12内の素子が動作することはない。
【0027】
尚、IGBT1のチップを配線基板に取り付ける場合は、上記ゲート端子17及び上記グランド端子19は、配線基板に設けられた電極で構成される。また、IGBT1のチップをリードフレームに取り付ける場合は、上記ゲート端子17及び上記グランド端子19は、リードフレームに設けられたリード部で構成される。
【0028】
さて、複数個のセルブロック12の各良否の判定は、ウエハプロセス終了後の各チップのダイシング前あるいはダイシング後に、ゲート・エミッタ間の耐圧を測定する周知の検査装置を使用して行う。具体的には、上述したようにIGBT1のエミッタパッド15及びゲートパッド16を形成する工程まで完了した後、即ち、半導体ウエハプロセスを終了した後、上記検査装置の検査用針を1番目のセルブロック12のエミッタパッド15及びゲートパッド16に立てて(接続して)、ゲート電極8とエミッタ電極10との間の耐圧を測定する。
【0029】
このとき、例えば20V以上の耐圧があれば、そのセルブロック12は良品であると判定し、そうでなければ(20V未満の耐圧であれば)、そのセルブロック12は不良品であると判定するように構成されている。続いて、2番目以降のセルブロック12についても、同様にして、ゲート電極8とエミッタ電極10との間の耐圧を順に測定していく。
【0030】
そして、全てセルブロック12について、ゲート電極8とエミッタ電極10間の耐圧を測定して、良否の判定を完了したら、上述したように、良品のセルブロック12のゲート電極8に接続されているゲートパッド16を、チップの外部のゲート端子17にワイヤボンディングにより接続すると共に、不良品のセルブロック12のゲート電極8に接続されているゲートパッド16を、チップの外部のグランド端子19にワイヤボンディングにより接続する。この後、上記した構成のIGBT1のチップをパッケージに組み込む工程を実行すると、IGBT1の製造が完了する。
【0031】
このような構成の本実施例においては、1個のIGBT1のチップ(半導体基板)の表面に複数個のセルブロック12を設け、これらセルブロック12に互いに独立する複数個のゲート電極8をそれぞれ設け、そして、IGBT1のチップに各ゲート電極8にそれぞれ接続されたボンディング用の複数個のゲートパッド16を設けた。この構成によれば、複数個のゲートパッド16を利用することにより、周知の検査装置を使用して、複数個のセルブロック12の各良否の判定を容易に行うことができる。
【0032】
そして、この構成の場合、良品のセルブロック12のゲートパッド16だけを、外部のゲート端子17に接続することが可能になる。このため、複数個のセルブロック12の中に不良品がある場合でも、良品のセルブロック12だけでIGBT1(半導体装置)を構成することができ、IGBT1が正常に動作するようになる。これにより、IGBT1のチップサイズを大形化した場合でも、良品率が低下することを防止できる。
【0033】
しかも、上記構成の場合、多層配線構成とする必要がないため、半導体ウエハプロセスの工程数は、通常のIGBTの構成と同じで済む。というのは、ゲートパッド16をセルブロック12毎に設けることは、フォトマスクのパターン設計の変更で実現することができるためである。従って、IGBT1のチップサイズを大形化した場合でも、良品率が低下することを防止でき(即ち、歩留りを高くすることができ)、しかも、特開平8−191145号公報に提案された構成とは異なり、半導体ウエハプロセスが複雑になることを防止できる。
【0034】
また、上記実施例では、IGBT1のチップを矩形状に構成すると共に、複数個のゲートパッド16をIGBT1のチップの一辺部に一列に並べて配置するように構成したので、ゲートパッド16を外部のゲート端子17に接続する接続形態を設計し易くなる。尚、上記実施例では、不良セルブロック12のゲート電極8をグランド端子19にワイヤボンディングする例を示したが、外部のエミッタ端子(図示しない)にワイヤボンディングするようにしても良い。また、グランド端子19とエミッタ端子を共通端子としても良い。
【0035】
尚、上記実施例においては、IGBT1のチップに、複数個のセルブロック12の各エミッタ電極10にそれぞれ接続された複数個のエミッタパッド15を設けるようにしているが、ゲート電極8のみブロック別に独立とし、全セルブロック共通、あるいは、複数のセルブロック毎に共通のエミッタパッド15を設けるようにしても良い。また、Pベース層5は、各セルブロック共通のシングルベースとしても良いし、各セルブロック毎あるいは複数のセルブロック毎に設定された島状ベースとしても良い。尚、島状ベースとした場合、ゲートオフ時に隣合う島状ベースからn−ドリフト層4側へ延びる空乏層が互いに連結するようにベース間距離を設定すれば、耐圧に優れた構成となる。
【0036】
図4は本発明の第2の実施例を示すものであり、第1の実施例と異なるところを説明する。尚、第1の実施例と同一部分には同一符号を付している。第2の実施例では、不良品のセルブロック12のゲート電極8に接続されているゲートパッド16(16c)を、図4に示すように、チップの内部のエミッタパッド15(15c)に例えばワイヤボンディングにより接続するように構成した。これにより、ゲートパッド16とエミッタパッド15との間は、ボンディングワイヤ18によって接続される構成となる。この結果、不良品のセルブロック12のゲート電極8(ゲートパッド16c)は、エミッタパッド15の電位に固定される構成となる。尚、エミッタパッド15は、通常、グランドに接続されるため、上記エミッタパッド15の電位はグランド電位となる。これにより、不良品のセルブロック12のゲート電極8には、ゲート制御用の信号が与えられることがないから、不良品のセルブロック12内の素子が動作することはない。
【0037】
図5は本発明の第3の実施例を示すものであり、第1の実施例と異なるところを説明する。尚、第1の実施例と同一部分には同一符号を付している。第3の実施例では、ゲートパッド16と外部のゲート端子との接続、並びに、ゲートパッド16と外部のグランド端子との接続を、半田接合により行うように構成している。
【0038】
具体的には、図5に示すように、IGBT1のチップを取り付ける配線基板20の上面に、ゲートパッド16を接続するためのゲート端子21と、エミッタパッド15を接続するためのエミッタ端子22とを予め形成しておく。上記ゲート端子21及び上記エミッタ端子22は、配線基板20上に形成された例えば導体パターン等からなる電極で構成されている。
【0039】
そして、IGBT1のチップのゲートパッド16及びエミッタパッド15は、配線基板20のゲート端子21及びエミッタ端子22の上に半田層23を介してフェースダウン接合されるように構成されている。尚、上述した以外の第3の実施例の構成は、第1の実施例の構成と同じ構成としたが、コレクタ電極11をエミッタ電極10と同一面側としたいわゆるup−ドレインタイプの構造とするように構成しても良い。
【0040】
従って、第3の実施例においても、第1の実施例とほぼ同じ作用効果を得ることができる。特に、第3の実施例では、IGBT1のチップのゲートパッド16及びエミッタパッド15を配線基板20のゲート端子21及びエミッタ端子22に半田接合により接続するように構成したので、IGBT1のチップの冷却性能を向上させることができる。
【0041】
また、上記第3の実施例では、IGBT1のチップのゲートパッド16及びエミッタパッド15を配線基板20のゲート端子21及びエミッタ端子22に半田接合により接続したが、これに代えて、IGBT1のチップのゲートパッド16及びエミッタパッド15を基板20のゲート端子21及びエミッタ端子22に直接圧接(圧着)することにより接続する構成としても良い。
【0042】
尚、上記各実施例では、複数個のゲートパッド16をIGBT1のチップの一辺部に並べて配置するように構成したが、これに限られるものではなく、複数個のゲートパッド16の配置位置は、ゲートパッド16を外部のゲート端子に接続する接続形態に対応するように設計すれば良い。また、上記各実施例では、nチャネルタイプのIGBTに適用した例を示したが、勿論、pチャネルタイプのものに適用しても良く、不良品のセルブロックのゲート電極8の電位もグランド電位に限らず、各セルのチャネルが反転しない電位に固定できれば良い。
【0043】
更に、上記各実施例では、本発明をIGBTに適用したが、これに限られるものではなく、半導体基板の表面に電流制御用のゲート電極を備えた半導体装置、例えばMOSFETに適用しても良い。尚、本発明をMOSFETに適用した場合には、上記各実施例のエミッタパッド15がソースパッドに代わる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示すIGBTの部分平面模式図
【図2】IGBTの縦断面模式図
【図3】ゲートパッドとゲート端子またはグランド端子とをワイヤボンディングにより接続した状態を示す図1相当図
【図4】本発明の第2の実施例を示す図3相当図
【図5】本発明の第3の実施例を示すゲートパッドとゲート端子とを並びにエミッタパッドとエミッタ端子とを半田接合により接続した状態を示す部分断面図
【符号の説明】
1はIGBT(半導体装置)、2はp+基板(半導体基板)、6はトレンチ、7はゲート絶縁膜、8はゲート電極、9はn+エミッタ層、10はエミッタ電極、11はコレクタ電極、12はセルブロック、13は配線層、14は配線層、15はエミッタパッド、16はゲートパッド、17はゲート端子、18はボンディングワイヤ、19はグランド端子、20は基板、21はゲート端子、22はエミッタ端子を示す。
Claims (5)
- 1個の半導体基板と、
この半導体基板の表面に設けられた複数個のセルブロックと、
これらセルブロックにそれぞれ設けられ、互いに独立する複数個のゲート電極と、
前記半導体基板に設けられ、前記各ゲート電極にそれぞれ接続された複数個のゲートパッドと、
前記半導体基板の外部に設けられたゲート端子と、
前記半導体基板の外部に設けられたグランド端子とを備え、
前記複数個のセルブロックのうちの良品のセルブロックのゲート電極に接続されたゲートパッドを前記ゲート端子に接続すると共に、
前記複数個のセルブロックのうちの不良品のセルブロックのゲート電極に接続されたゲートパッドを前記グランド端子に接続したことを特徴とする半導体装置。 - 1個の半導体基板と、
この半導体基板の表面に設けられた複数個のセルブロックと、
これらセルブロックにそれぞれ設けられ、互いに独立する複数個のゲート電極と、
前記半導体基板に設けられ、前記各ゲート電極にそれぞれ接続された複数個のゲートパッドと、
前記半導体基板の外部に設けられたゲート端子と、
前記半導体基板に設けられたエミッタパッドまたはソースパッドとを備え、
前記複数個のセルブロックのうちの良品のセルブロックのゲート電極に接続されたゲートパッドを前記ゲート端子に接続すると共に、
前記複数個のセルブロックのうちの不良品のセルブロックのゲート電極に接続されたゲートパッドを前記エミッタパッドまたは前記ソースパッドに接続したことを特徴とする半導体装置。 - 前記ゲートパッドと前記ゲート端子とをワイヤボンディングにより接続すると共に、
前記ゲートパッドと、前記グランド端子または前記エミッタパッドまたは前記ソースパッドとをワイヤボンディングにより接続することを特徴とする請求項1または2記載の半導体装置。 - 前記ゲートパッドと前記ゲート端子とを半田接合により接続すると共に、
前記ゲートパッドと、前記グランド端子または前記エミッタパッドまたは前記ソースパッドとを半田接合により接続することを特徴とする請求項1または2記載の半導体装置。 - 前記ゲートパッドと前記ゲート端子とを圧接により接続すると共に、
前記ゲートパッドと、前記グランド端子または前記エミッタパッドまたは前記ソースパッドとを圧接により接続することを特徴とする請求項1または2記載の半導体装置。
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Applications Claiming Priority (1)
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