JP3117215B2 - 圧接型半導体装置 - Google Patents
圧接型半導体装置Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、主電極を加圧接触により外部に取り出す圧
接型半導体装置に関する。
接型半導体装置に関する。
（従来の技術） 従来より、GTO等の電力用半導体素子の電極引出し構
造として、圧接電極構造が広く採用されている。
造として、圧接電極構造が広く採用されている。
第15図はその一例のメサ型GTOである。GTOの素子80の
カソード・エミッタはメサ構造をなして複数個に分割さ
れ、これにカソード電極81が形成されている。ゲート電
極82はそれぞれ凸型に形成された各カソード領域を取り
囲むようにｐ型ベース層に接触して配設されている。ア
ノード電極83は全面平坦に形成されている。この様なGT
O素子80を両側から圧接用の外部電極84,85により挟んで
カソード電極81およびアノード電極83の取出しが行われ
る。
カソード・エミッタはメサ構造をなして複数個に分割さ
れ、これにカソード電極81が形成されている。ゲート電
極82はそれぞれ凸型に形成された各カソード領域を取り
囲むようにｐ型ベース層に接触して配設されている。ア
ノード電極83は全面平坦に形成されている。この様なGT
O素子80を両側から圧接用の外部電極84,85により挟んで
カソード電極81およびアノード電極83の取出しが行われ
る。
その様にエミッタ・メサ構造の素子では、各カソード
電極に対して圧接型の外部電極を完全に接触させること
が容易である。ところが、プレーナ・エミッタ構造の素
子においては、圧接電極構造とした場合にい幾つかの問
題が生じる。
電極に対して圧接型の外部電極を完全に接触させること
が容易である。ところが、プレーナ・エミッタ構造の素
子においては、圧接電極構造とした場合にい幾つかの問
題が生じる。
第16図はプレーナ型のMOS型GTOに圧接型電極を適用し
た場合を示している。MOSGTO素子90は図示のようにプレ
ーナ構造であって、ゲート電極92が配設されたウェハ上
に絶縁膜を介してゲート電極92を跨いでカソード電極91
が全面に配設される。したがってカソード電極91は、表
面に凹凸が形成されるから、これに外部電極94を圧接さ
せた時に、外部電極94はカソード電極91のうちゲート電
極92上の凸型の領域に接触する状態になる。アノード電
極93は平坦であるから、図では示していないが外部電極
を全面接触させることができる。この様に、カソード側
の外部電極94がカソード電極91に対して部分的に接触す
る状態、しかもその接触する部分が主電流が流れるカソ
ード・エミッタ領域から離れたゲート電極92上である
と、サージ電流やターンオフ時の電流のように高密度電
流が流れたとき、圧接電極94が接触していない領域でカ
ソード電極91が局所的に過熱状態になる。これは素子特
性劣化の原因となる。また通電の断続による温度の上
昇，下降を繰り返したとき、カソード側の外部電極94の
膨脹，収縮によってカソード電極91がこすられる。この
結果、第17図に示したように、カソード電極91は時間の
経過と共に横方向にせり出して、カソード電極91が薄く
なり、また外部電極との接触部と非接触部の境界部に亀
裂が入ったりする。これにより主電流を流すカソード電
極91の電気抵抗は時間と共に第18図に示すように増大
し、通電時の電力損失の増大、これに伴う接合温度上昇
等をもたらし、素子特性が劣化する。
た場合を示している。MOSGTO素子90は図示のようにプレ
ーナ構造であって、ゲート電極92が配設されたウェハ上
に絶縁膜を介してゲート電極92を跨いでカソード電極91
が全面に配設される。したがってカソード電極91は、表
面に凹凸が形成されるから、これに外部電極94を圧接さ
せた時に、外部電極94はカソード電極91のうちゲート電
極92上の凸型の領域に接触する状態になる。アノード電
極93は平坦であるから、図では示していないが外部電極
を全面接触させることができる。この様に、カソード側
の外部電極94がカソード電極91に対して部分的に接触す
る状態、しかもその接触する部分が主電流が流れるカソ
ード・エミッタ領域から離れたゲート電極92上である
と、サージ電流やターンオフ時の電流のように高密度電
流が流れたとき、圧接電極94が接触していない領域でカ
ソード電極91が局所的に過熱状態になる。これは素子特
性劣化の原因となる。また通電の断続による温度の上
昇，下降を繰り返したとき、カソード側の外部電極94の
膨脹，収縮によってカソード電極91がこすられる。この
結果、第17図に示したように、カソード電極91は時間の
経過と共に横方向にせり出して、カソード電極91が薄く
なり、また外部電極との接触部と非接触部の境界部に亀
裂が入ったりする。これにより主電流を流すカソード電
極91の電気抵抗は時間と共に第18図に示すように増大
し、通電時の電力損失の増大、これに伴う接合温度上昇
等をもたらし、素子特性が劣化する。
同様の問題はMOSGTOの限らず、同様にプレーナ構造を
有し、表面に凹凸が形成される状態で主電極が形成され
る他の電力用の素子、例えばIGBTやMOSFET等にもある。
有し、表面に凹凸が形成される状態で主電極が形成され
る他の電力用の素子、例えばIGBTやMOSFET等にもある。
（発明が解決しようとする課題） 以上のように、主電流経路である主電極が表面に凹凸
がある状態で形成される半導体素子に圧接型電極を適用
した場合に、圧接型電極が主電極に部分的にしか接触し
ないために、局所的過熱状態が生じ、また経時的に主電
極抵抗が高くなって素子特性が劣化する、という問題が
あった。
がある状態で形成される半導体素子に圧接型電極を適用
した場合に、圧接型電極が主電極に部分的にしか接触し
ないために、局所的過熱状態が生じ、また経時的に主電
極抵抗が高くなって素子特性が劣化する、という問題が
あった。
本発明は、この様な問題を解決して信頼性向上を図っ
た圧接型半導体装置を提供することを目的とする。
た圧接型半導体装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明に係る圧接型半導体装置は、表面に凸部が形成
された半導体基板上に配設された主電極を有し、この主
電極が前記凸部間の凹部において半導体基板に接触する
とともに、この主電極の上面が前記凹部及び凸部からな
る凹凸形状に対応した凹凸面である半導体素子と、前記
主電極の凹凸面を構成する凹部面及び凸部面に接触する
圧接型電極と、を有することを特徴とする。
された半導体基板上に配設された主電極を有し、この主
電極が前記凸部間の凹部において半導体基板に接触する
とともに、この主電極の上面が前記凹部及び凸部からな
る凹凸形状に対応した凹凸面である半導体素子と、前記
主電極の凹凸面を構成する凹部面及び凸部面に接触する
圧接型電極と、を有することを特徴とする。
本発明に係る圧接型半導体装置は、表面に凸部が形成
された半導体基板上に配設された主電極を有し、この主
電極が前記凸部間の凹部において半導体基板に接触する
とともに、この主電極の上面が前記凹部及び凸部からな
る凹凸形状に対応した凹凸面である半導体素子と、前記
主電極の凹凸面を構成する凹部面にその下面が接触する
スペーサ電極と、前記主電極の凹凸面を構成する凸部面
及び前記スペーサ電極の上面に接触する圧接型電極と、
を有することを特徴とする。
された半導体基板上に配設された主電極を有し、この主
電極が前記凸部間の凹部において半導体基板に接触する
とともに、この主電極の上面が前記凹部及び凸部からな
る凹凸形状に対応した凹凸面である半導体素子と、前記
主電極の凹凸面を構成する凹部面にその下面が接触する
スペーサ電極と、前記主電極の凹凸面を構成する凸部面
及び前記スペーサ電極の上面に接触する圧接型電極と、
を有することを特徴とする。
（作用） 本発明によれば、主電極の上面が下部構造の凹凸形状
に対応した凹凸面である半導体素子に対して圧接型電極
を接続する場合に、圧接型電極が主電極の凹部面及び凸
部面に接触するように構成する、或いは、主電極の凹部
面にその下面が接触するスペーサ電極を設け、圧接型電
極が主電極の凸部面及びスペーサ電極の上面に接触する
ように構成することによって、主電極での局所過熱が防
止される。また通電の繰り返しによる圧接電極の膨脹，
収縮の繰り返しに起因した主電極の抵抗増大もなくな
り、素子の信頼性が向上する。
に対応した凹凸面である半導体素子に対して圧接型電極
を接続する場合に、圧接型電極が主電極の凹部面及び凸
部面に接触するように構成する、或いは、主電極の凹部
面にその下面が接触するスペーサ電極を設け、圧接型電
極が主電極の凸部面及びスペーサ電極の上面に接触する
ように構成することによって、主電極での局所過熱が防
止される。また通電の繰り返しによる圧接電極の膨脹，
収縮の繰り返しに起因した主電極の抵抗増大もなくな
り、素子の信頼性が向上する。
（実施例） 以下、本発明の実施例を説明する。
第１図（ａ）（ｂ）は一実施例のMOSゲートを持つGTO
の圧接型電極組み立て前後の構造を示す。GTO素子１
は、カソード電極２が表面に凹凸が形成された状態で全
面形成されている。アノード電極３は平坦である。
の圧接型電極組み立て前後の構造を示す。GTO素子１
は、カソード電極２が表面に凹凸が形成された状態で全
面形成されている。アノード電極３は平坦である。
GTO素子１の具体的な構造は、第２図および第３図
（ａ）（ｂ）に示す。高抵抗のｎ型ベース層11の表面に
ｐ型ベース層14がストライプ状に形成され、このｐ型ベ
ース層14の表面にｎ型エミッタ層15が分割配置されて形
成されているｎ型ベース層11の裏面にはｎ型バッファ層
12を介してｐ型エミッタ層13が形成されている。ｐ型ベ
ース層14のｎ型エミッタ層15とｎ型ベース層11に挟まれ
た領域にMOS構造の第１ゲート電極16が配設され、また
ｐ型ベース層14に直接接触して第２ゲート電極17が配設
されている。第３図（ａ）は、カソード電極を形成する
前のｎ型エミッタ層15と、二つのゲート電極16,17のパ
ターンを示しており、二つのゲート電極16,17は互いに
一部重なる状態で配設されている。この様にゲート電極
16,17が形成されたウェハ面上にCVD絶縁膜で覆われ、こ
れにコンタクト孔が開けられて全面にカソード電極２が
配設されている。二つのゲート電極16,17が複雑に重な
って配設されているため、カソード電極２は、第２図に
示すようにそのゲート電極16,17の厚みを反映して複雑
な凹凸面を形成している。アノード電極３はこの実施例
の場合、平坦である。
（ａ）（ｂ）に示す。高抵抗のｎ型ベース層11の表面に
ｐ型ベース層14がストライプ状に形成され、このｐ型ベ
ース層14の表面にｎ型エミッタ層15が分割配置されて形
成されているｎ型ベース層11の裏面にはｎ型バッファ層
12を介してｐ型エミッタ層13が形成されている。ｐ型ベ
ース層14のｎ型エミッタ層15とｎ型ベース層11に挟まれ
た領域にMOS構造の第１ゲート電極16が配設され、また
ｐ型ベース層14に直接接触して第２ゲート電極17が配設
されている。第３図（ａ）は、カソード電極を形成する
前のｎ型エミッタ層15と、二つのゲート電極16,17のパ
ターンを示しており、二つのゲート電極16,17は互いに
一部重なる状態で配設されている。この様にゲート電極
16,17が形成されたウェハ面上にCVD絶縁膜で覆われ、こ
れにコンタクト孔が開けられて全面にカソード電極２が
配設されている。二つのゲート電極16,17が複雑に重な
って配設されているため、カソード電極２は、第２図に
示すようにそのゲート電極16,17の厚みを反映して複雑
な凹凸面を形成している。アノード電極３はこの実施例
の場合、平坦である。
この様な凹凸面を有するカソード電極２が形成された
GTO素子１に対して、第１図（ａ）に示すように圧接面
がカソード電極２の凹凸面を反転した凹凸面に加工され
た圧接用の外部電極４を用意する。外部電極４は通常Cu
により形成される。この様な外部極４をGTO素子１に加
圧接触させて組み立てた状態が第１図（ｂ）である。ア
ノード側の外部電極は省略しているが、アノード電極３
が平坦の場合アノード側外部電極はロウ付，半田づけ等
によって固着されてもよいし、可滑動であってもよい。
以下の実施例においても同様である。
GTO素子１に対して、第１図（ａ）に示すように圧接面
がカソード電極２の凹凸面を反転した凹凸面に加工され
た圧接用の外部電極４を用意する。外部電極４は通常Cu
により形成される。この様な外部極４をGTO素子１に加
圧接触させて組み立てた状態が第１図（ｂ）である。ア
ノード側の外部電極は省略しているが、アノード電極３
が平坦の場合アノード側外部電極はロウ付，半田づけ等
によって固着されてもよいし、可滑動であってもよい。
以下の実施例においても同様である。
この実施例によれば、外部電極４は、GTO素子１のカ
ソード電極２に全面接触する。したがって従来のような
局所的過熱が生じることはない。また通電の繰り返しに
よってもカソード電極２に無用の応力がかかることはな
く、高い信頼性が得られる。
ソード電極２に全面接触する。したがって従来のような
局所的過熱が生じることはない。また通電の繰り返しに
よってもカソード電極２に無用の応力がかかることはな
く、高い信頼性が得られる。
第４図は上記実施例の構造において、外部電極４とカ
ソード電極２の間に僅かの間隙５ができる状態を示して
いる。すなわち外部電極４は、カソード電極２に対して
完全には密着しない。この場合でも、図に示したように
外部電極４がカソード電極２の凸部と凹部でそれぞれ接
触するように段差が正確に設定されていれば、十分に効
果が期待できる。
ソード電極２の間に僅かの間隙５ができる状態を示して
いる。すなわち外部電極４は、カソード電極２に対して
完全には密着しない。この場合でも、図に示したように
外部電極４がカソード電極２の凸部と凹部でそれぞれ接
触するように段差が正確に設定されていれば、十分に効
果が期待できる。
第５図（ａ）（ｂ）は、他の実施例のGTOの組み立て
前後の構造である。GTO素子１は先の実施例と同様のも
のとする。これに対してカソード側の外部電極4,アノー
ド側の外部電極６共に厚い平板状のものを用意する。但
し、カソード側の外部電極４と素子１の間には柔らかい
金属からなる薄い中間電極７を挟み、これらを加圧して
第５図（ｂ）のように組み立てる。中間電極７の変形に
よって結果的にカソード側の圧接型電極は全面カソード
電極２に接触した状態が得られる。中間電極７の材料と
しては、銅，銀等が適している。また中間電極７の厚さ
は、加圧によってカソード電極２の凹凸の段差を完全に
埋めるように変形するに十分なものであればよく、例え
ば段差の３倍以上とする。中間電極７の材料によって
は、加圧と同時に加熱して変形を容易にすることが好ま
しい。さらに、中間電極７の変形によってカソード電極
２に対して良好な全面接触状態を得るためには、カソー
ド電極２の凸型がテーパ状になっていることが望まし
い。
前後の構造である。GTO素子１は先の実施例と同様のも
のとする。これに対してカソード側の外部電極4,アノー
ド側の外部電極６共に厚い平板状のものを用意する。但
し、カソード側の外部電極４と素子１の間には柔らかい
金属からなる薄い中間電極７を挟み、これらを加圧して
第５図（ｂ）のように組み立てる。中間電極７の変形に
よって結果的にカソード側の圧接型電極は全面カソード
電極２に接触した状態が得られる。中間電極７の材料と
しては、銅，銀等が適している。また中間電極７の厚さ
は、加圧によってカソード電極２の凹凸の段差を完全に
埋めるように変形するに十分なものであればよく、例え
ば段差の３倍以上とする。中間電極７の材料によって
は、加圧と同時に加熱して変形を容易にすることが好ま
しい。さらに、中間電極７の変形によってカソード電極
２に対して良好な全面接触状態を得るためには、カソー
ド電極２の凸型がテーパ状になっていることが望まし
い。
この実施例によっても、先に実施例と同様の効果が得
られる。特にこの実施例の場合、軟金属からなる中間電
極７とカソード電極２との全面接触状態が確実に得られ
るため、局所的温度上昇に対する保護効果が大きい。ま
た通電の断続による外部電極の膨脹，収縮の影響も、中
間電極７によって吸収されてカソード電極２には無用の
応力がかからなくなり、高い信頼性が実現できる。
られる。特にこの実施例の場合、軟金属からなる中間電
極７とカソード電極２との全面接触状態が確実に得られ
るため、局所的温度上昇に対する保護効果が大きい。ま
た通電の断続による外部電極の膨脹，収縮の影響も、中
間電極７によって吸収されてカソード電極２には無用の
応力がかからなくなり、高い信頼性が実現できる。
第６図は、GTO素子１が、カソード電極2,アノード電
極３共に凹凸面をもって形成された場合の実施例であ
る。この場合、図示のように、カソード側外部電極４と
カソード電極２の間に中間電極７を介在させると同時
に、アノード側外部電極６とアノード電極３の間にも中
間電極８を介在させる。
極３共に凹凸面をもって形成された場合の実施例であ
る。この場合、図示のように、カソード側外部電極４と
カソード電極２の間に中間電極７を介在させると同時
に、アノード側外部電極６とアノード電極３の間にも中
間電極８を介在させる。
この実施例によれば、アノード電極３での局所加熱や
抵抗増大という問題も同時に解決される。また特に素子
両面に凹凸がある場合には加圧の影響が一般に大きい
が、この実施例では素子にかかる局部的に応力集中がな
くなり、機械的強度が向上する。
抵抗増大という問題も同時に解決される。また特に素子
両面に凹凸がある場合には加圧の影響が一般に大きい
が、この実施例では素子にかかる局部的に応力集中がな
くなり、機械的強度が向上する。
第７図（ａ）（ｂ）は、他の実施例の組み立て前後の
構造である。この実施例では、GTO素子１のカソード電
極２の凹部に予めスペーサ電極20,21を置き、この上に
中間電極７を載せる。そしてこれを第７図（ｂ）に示す
ように圧接用の外部電極4,6により挟み込んで加圧する
ことにより、組み立てる。第８図はアノード側にも凹凸
がある場合に、アノード側にも同様にスペーサ電極22,2
3を介在させた実施例である。
構造である。この実施例では、GTO素子１のカソード電
極２の凹部に予めスペーサ電極20,21を置き、この上に
中間電極７を載せる。そしてこれを第７図（ｂ）に示す
ように圧接用の外部電極4,6により挟み込んで加圧する
ことにより、組み立てる。第８図はアノード側にも凹凸
がある場合に、アノード側にも同様にスペーサ電極22,2
3を介在させた実施例である。
これらの実施例の場合、軟金属からなる中間電極7,8
の変形が少なくても、事実上ほぼ全面接触の状態が得ら
れ、したがって上記各実施例と同様の効果が得られる。
の変形が少なくても、事実上ほぼ全面接触の状態が得ら
れ、したがって上記各実施例と同様の効果が得られる。
以上の実施例において、外部電極と素子の主電極との
間に軟らかい金属からなる中間電極を介在させる例を説
明したが、外部電極が中間電極と同様の軟らかい金属の
場合、中間電極だけでなく外部電極まで変形を受ける。
これを防ぐには、中間電極を硬い金属と軟らかい金属の
二層構造とすることがより好ましい。
間に軟らかい金属からなる中間電極を介在させる例を説
明したが、外部電極が中間電極と同様の軟らかい金属の
場合、中間電極だけでなく外部電極まで変形を受ける。
これを防ぐには、中間電極を硬い金属と軟らかい金属の
二層構造とすることがより好ましい。
第９図はその様な実施例の構造を、第５図（ｂ）に対
応させて示したものである。第５図（ｂ）と比較して明
らかなようにこの実施例では、軟らかい第１の中間電極
７と外部電極４の間に更に硬い平板状の第２の中間電極
９を介在させている。硬い第２の中間電極９としては、
W,Mo等が用いられる。
応させて示したものである。第５図（ｂ）と比較して明
らかなようにこの実施例では、軟らかい第１の中間電極
７と外部電極４の間に更に硬い平板状の第２の中間電極
９を介在させている。硬い第２の中間電極９としては、
W,Mo等が用いられる。
この様な二層の中間電極構造とすることにより、外部
電極４の変形を伴うことなく、第１の中間電極７の主電
極２側の変形のみによって主電極２に良好に密着させる
ことができる。
電極４の変形を伴うことなく、第１の中間電極７の主電
極２側の変形のみによって主電極２に良好に密着させる
ことができる。
同様の二層中間電極構造は、第６図〜第８図の実施例
に対しても適用することができ、それにより同様の効果
が得られる。
に対しても適用することができ、それにより同様の効果
が得られる。
軟金属を用いる実施例の手法は、一つの素子の凹凸面
に対する圧接だけでなく、例えばパッケージに複数の素
子を圧接して封入する構造に適用しても有用である。そ
の様な実施例を次に説明する。
に対する圧接だけでなく、例えばパッケージに複数の素
子を圧接して封入する構造に適用しても有用である。そ
の様な実施例を次に説明する。
第10図はその実施例であり、厚みの異なる３個の半導
体素子311,312,313を圧接用の外部電極32,33の間に挟む
場合に、軟金属34を介在させたものである。この様に厚
さの異なる複数の素子を圧接して一体化する場合に軟金
属を用いることによって、片当りによる素子の破壊等を
防止してしかも、複数の素子に対する圧接型電極の接触
を確実にすることができる。
体素子311,312,313を圧接用の外部電極32,33の間に挟む
場合に、軟金属34を介在させたものである。この様に厚
さの異なる複数の素子を圧接して一体化する場合に軟金
属を用いることによって、片当りによる素子の破壊等を
防止してしかも、複数の素子に対する圧接型電極の接触
を確実にすることができる。
複数の半導体素子を一つのパッケージに圧接して封入
する場合、半導体素子間の位置決めをする必要がある。
その様な位置決めを行って複数の素子を圧接封入する実
施例を次に説明する。
する場合、半導体素子間の位置決めをする必要がある。
その様な位置決めを行って複数の素子を圧接封入する実
施例を次に説明する。
第11図（ａ）〜（ｄ）はその実施例の組み立て工程で
ある。複数個の半導体素子41（411,412，…）を第11図
（ａ）のように位置決め治具42の定められた位置に配置
し、これらの素子41を真空チャック43により同時に吸引
して、第11図（ｂ）に示すような樹脂成形用型44に入れ
て、樹脂注入口45から樹脂を注入する。これにより、第
11図（ｃ）に示すように、複数の半導体素子41は所定位
置関係を保った状態で樹脂46により連結される。この状
態で各半導体素子41の制御端子にはボンディングワイヤ
を接続する。こうして連結された半導体素子41を第11図
（ｄ）に示すように圧接用外部電極47,48間に封入す
る。このとき、素子41の少なくとも一方の面に軟金属か
らなる中間電極49を介在させる。50は圧接電極と一体化
されてパッケージを構成する放熱フィンである。
ある。複数個の半導体素子41（411,412，…）を第11図
（ａ）のように位置決め治具42の定められた位置に配置
し、これらの素子41を真空チャック43により同時に吸引
して、第11図（ｂ）に示すような樹脂成形用型44に入れ
て、樹脂注入口45から樹脂を注入する。これにより、第
11図（ｃ）に示すように、複数の半導体素子41は所定位
置関係を保った状態で樹脂46により連結される。この状
態で各半導体素子41の制御端子にはボンディングワイヤ
を接続する。こうして連結された半導体素子41を第11図
（ｄ）に示すように圧接用外部電極47,48間に封入す
る。このとき、素子41の少なくとも一方の面に軟金属か
らなる中間電極49を介在させる。50は圧接電極と一体化
されてパッケージを構成する放熱フィンである。
ところでボンディングによって制御端子を取り出す構
造の半導体素子を圧接する場合、圧接用電極の一部に切
り欠き部を設けて制御端子を引き出す構造が採られる。
例えば、第11図の実施例の場合の制御端子引き出し部の
構造を示すと、第12図のようになる。外部電極47の切り
欠き部を通して制御リード51,52が引き出される。そし
てこの場合、切り欠き部で主電極が圧接されない事態を
防ぐためには、第12図に示したようにこの部分で軟金属
からなる第１の中間電極49と硬金属からなる第２の中間
電極53を重ねて用いる。硬金属電極53の材料には、モリ
ブデン，タングステン等が好ましい。
造の半導体素子を圧接する場合、圧接用電極の一部に切
り欠き部を設けて制御端子を引き出す構造が採られる。
例えば、第11図の実施例の場合の制御端子引き出し部の
構造を示すと、第12図のようになる。外部電極47の切り
欠き部を通して制御リード51,52が引き出される。そし
てこの場合、切り欠き部で主電極が圧接されない事態を
防ぐためには、第12図に示したようにこの部分で軟金属
からなる第１の中間電極49と硬金属からなる第２の中間
電極53を重ねて用いる。硬金属電極53の材料には、モリ
ブデン，タングステン等が好ましい。
一つのパッケージに圧接して封入される複数の半導体
素子のレイアウト例を第13図（ａ）（ｂ）に示す。第13
図（ａ）の場合、半導体素子の二つの制御端子はそれぞ
れボンディングワイヤにより一旦ボンディングパッドに
取り出され、このボンディングパッドに接続された二本
の制御リードにより、外部に引き出される。第13図
（ｂ）は、一方の制御端子に比較的大きい電流が流れ、
ボンディングのみでは引き出せない場合に、中央に制御
端子圧接パッド54を設けて、一方の制御端子ここにボン
ディングワイヤで引き出して、圧接により取り出すよう
にした例を示している。
素子のレイアウト例を第13図（ａ）（ｂ）に示す。第13
図（ａ）の場合、半導体素子の二つの制御端子はそれぞ
れボンディングワイヤにより一旦ボンディングパッドに
取り出され、このボンディングパッドに接続された二本
の制御リードにより、外部に引き出される。第13図
（ｂ）は、一方の制御端子に比較的大きい電流が流れ、
ボンディングのみでは引き出せない場合に、中央に制御
端子圧接パッド54を設けて、一方の制御端子ここにボン
ディングワイヤで引き出して、圧接により取り出すよう
にした例を示している。
［発明の効果］ 以上述べたように本発明によれば、主電極の上面が下
部構造の凹凸形状に対応した凹凸面である半導体素子に
対して圧接型電極を接続する場合に、圧接型電極が主電
極の凹部面及び凸部面に接触するように構成する、或い
は、主電極の凹部面にその下面が接触するスペーサ電極
を設け、圧接型電極が主電極の凸部面及びスペーサ電極
の上面に接触するように構成することによって、局所的
過熱による素子特性劣化や経時的な電極抵抗増大が抑制
され、信頼性の高い圧接型半導体装置が得られる。
部構造の凹凸形状に対応した凹凸面である半導体素子に
対して圧接型電極を接続する場合に、圧接型電極が主電
極の凹部面及び凸部面に接触するように構成する、或い
は、主電極の凹部面にその下面が接触するスペーサ電極
を設け、圧接型電極が主電極の凸部面及びスペーサ電極
の上面に接触するように構成することによって、局所的
過熱による素子特性劣化や経時的な電極抵抗増大が抑制
され、信頼性の高い圧接型半導体装置が得られる。
第１図（ａ）（ｂ）は本発明の一実施例の圧接型MOSGTO
の組み立て前後の構造を示す図、 第２図はそのMOSGTO素子の内部構造を示す斜視図、 第３図（ａ）（ｂ）は同じくゲート電極レイアウトとそ
のＡ−Ａ′位置での断面図、 第４図は変形した実施例の圧接型MOSGTOを示す図、 第５図（ａ）（ｂ）は他の実施例の圧接型MOSGTOの組み
立て前後の構造を示す図、 第６図はさらに他の実施例の圧接型MOSGTOを示す図、 第７図（ａ）（ｂ）はさらに他の実施例のMOSGTOの組み
立て前後の構造を示す図、 第８図はさらに他の実施例のMOSGTOを示す図、 第９図は他の実施例の圧接型MOSGTOを示す図、 第10図は本発明を複数の半導体素子の圧接電極構造に適
用した実施例を示す図、 第11図（ａ）〜（ｄ）はその組み立て工程を説明するた
めの図、 第12図は同じく制御リード引き出し部の構造を示す図、 第13図および第14図は複数の半導体素子のレイアウト例
を示す図、 第15図は従来のエミッタ・メサ型半導体素子の圧接電極
構造を示す図、 第16図は同じくエミッタ・プレーナ型半導体素子の圧接
電極構造を示す図、 第17図は第15図の構造での主電極せり出しの様子を示す
図、 第18図は同じく主電極の抵抗の経時変化を示す図であ
る。 １……MOSGTO素子、２……カソード電極、３……アノー
ド電極、４……カソード側外部電極、６……アノード側
外部電極、7,8……中間電極（軟金属）、９……中間電
極（硬金属）、20〜23……スペーサ電極、31……半導体
素子、32,33……外部電極、34……中間電極（軟金
属）、41……半導体素子、42……位置決め用治具、43…
…真空チャック、44……樹脂成形用治具、46……樹脂、
47,48……外部電極、49……軟金属中間電極、50……放
熱フィン、51,52……制御リード、53……硬金属中間電
極。
の組み立て前後の構造を示す図、 第２図はそのMOSGTO素子の内部構造を示す斜視図、 第３図（ａ）（ｂ）は同じくゲート電極レイアウトとそ
のＡ−Ａ′位置での断面図、 第４図は変形した実施例の圧接型MOSGTOを示す図、 第５図（ａ）（ｂ）は他の実施例の圧接型MOSGTOの組み
立て前後の構造を示す図、 第６図はさらに他の実施例の圧接型MOSGTOを示す図、 第７図（ａ）（ｂ）はさらに他の実施例のMOSGTOの組み
立て前後の構造を示す図、 第８図はさらに他の実施例のMOSGTOを示す図、 第９図は他の実施例の圧接型MOSGTOを示す図、 第10図は本発明を複数の半導体素子の圧接電極構造に適
用した実施例を示す図、 第11図（ａ）〜（ｄ）はその組み立て工程を説明するた
めの図、 第12図は同じく制御リード引き出し部の構造を示す図、 第13図および第14図は複数の半導体素子のレイアウト例
を示す図、 第15図は従来のエミッタ・メサ型半導体素子の圧接電極
構造を示す図、 第16図は同じくエミッタ・プレーナ型半導体素子の圧接
電極構造を示す図、 第17図は第15図の構造での主電極せり出しの様子を示す
図、 第18図は同じく主電極の抵抗の経時変化を示す図であ
る。 １……MOSGTO素子、２……カソード電極、３……アノー
ド電極、４……カソード側外部電極、６……アノード側
外部電極、7,8……中間電極（軟金属）、９……中間電
極（硬金属）、20〜23……スペーサ電極、31……半導体
素子、32,33……外部電極、34……中間電極（軟金
属）、41……半導体素子、42……位置決め用治具、43…
…真空チャック、44……樹脂成形用治具、46……樹脂、
47,48……外部電極、49……軟金属中間電極、50……放
熱フィン、51,52……制御リード、53……硬金属中間電
極。
フロントページの続き (56)参考文献 特開 平１−305570（ＪＰ，Ａ) 特開 平１−217930（ＪＰ，Ａ) 特開 平２−177562（ＪＰ，Ａ) 特開 昭63−280427（ＪＰ，Ａ) 特開 昭63−244745（ＪＰ，Ａ) 特開 昭63−209171（ＪＰ，Ａ) 特開 昭63−208227（ＪＰ，Ａ) 特開 昭54−107264（ＪＰ，Ａ) 特開 昭50−56880（ＪＰ，Ａ) 特表 平４−503735（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74 H01L 21/52
Claims (9)
- 【請求項１】表面に凸部が形成された半導体基板上に配
設された主電極を有し、この主電極が前記凸部間の凹部
において半導体基板に接触するとともに、この主電極の
上面が前記凹部及び凸部からなる凹凸形状に対応した凹
凸面である半導体素子と、 前記主電極の凹凸面を構成する凹部面及び凸部面に接触
する圧接型電極と、 を有することを特徴とする圧接型半導体装置。 - 【請求項２】前記圧接型電極は、圧接面が前記主電極の
凹部面及び凸部面に接触する形状に加工された金属によ
り構成されていることを特徴とする請求項１記載の圧接
型半導体装置。 - 【請求項３】前記圧接型電極は、圧接用の外部電極と、
この外部電極と前記主電極との間に介在し、加圧により
変形してその圧接面が前記主電極の凹部面及び凸部面に
接触する軟らかい金属により構成された中間電極とから
なることを特徴とする請求項１記載の圧接型半導体装
置。 - 【請求項４】前記圧接型電極は、圧接用の外部電極と、
この外部電極と前記主電極との間に介在し、加圧により
変形してその圧接面が前記主電極の凹部面及び凸部面に
接触する軟らかい金属により構成された第１の中間電極
と、この第１の中間電極と前記外部電極との間に介在さ
せた硬い金属からなる平板状の第２の中間電極とからな
ることを特徴とする請求項１記載の圧接型半導体装置。 - 【請求項５】前記半導体基板の表面に形成された凸部に
は前記半導体素子のゲート電極が形成されていることを
特徴とする請求項１記載の圧接型半導体装置。 - 【請求項６】表面に凸部が形成された半導体基板上に配
設された主電極を有し、この主電極が前記凸部間の凹部
において半導体基板に接触するとともに、この主電極の
上面が前記凹部及び凸部からなる凹凸形状に対応した凹
凸面である半導体素子と、 前記主電極の凹凸面を構成する凹部面にその下面が接触
するスペーサ電極と、 前記主電極の凹凸面を構成する凸部面及び前記スペーサ
電極の上面に接触する圧接型電極と、 を有することを特徴とする圧接型半導体装置。 - 【請求項７】前記圧接型電極は、圧接用の外部電極と、
この外部電極と前記主電極及び前記スペーサ電極との間
に介在し、加圧により変形してその圧接面が前記主電極
の凸部面及び前記スペーサ電極の上面に接触する軟らか
い金属により構成された中間電極とからなることを特徴
とする請求項６記載の圧接型半導体装置。 - 【請求項８】前記圧接型電極は、圧接用の外部電極と、
この外部電極と前記主電極及び前記スペーサ電極との間
に介在し、加圧により変形してその圧接面が前記主電極
の凸部面及び前記スペーサ電極の上面に接触する軟らか
い金属により構成された第１の中間電極と、この第１の
中間電極と前記外部電極との間に介在させた硬い金属か
らなる平板状の第２の中間電極とからなることを特徴と
する請求項６記載の圧接型半導体装置。 - 【請求項９】前記半導体基板の表面に形成された凸部に
は前記半導体素子のゲート電極が形成されていることを
特徴とする請求項６記載の圧接型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02256880A JP3117215B2 (ja) | 1990-09-28 | 1990-09-28 | 圧接型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02256880A JP3117215B2 (ja) | 1990-09-28 | 1990-09-28 | 圧接型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04137561A JPH04137561A (ja) | 1992-05-12 |
| JP3117215B2 true JP3117215B2 (ja) | 2000-12-11 |
Family
ID=17298696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02256880A Expired - Fee Related JP3117215B2 (ja) | 1990-09-28 | 1990-09-28 | 圧接型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3117215B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3256636B2 (ja) * | 1994-09-15 | 2002-02-12 | 株式会社東芝 | 圧接型半導体装置 |
| US5726466A (en) * | 1995-09-11 | 1998-03-10 | Kabushiki Kaisha Toshiba | Press pack power semiconductor device incorporating a plurality of semiconductor elements |
-
1990
- 1990-09-28 JP JP02256880A patent/JP3117215B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04137561A (ja) | 1992-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |