KR930007517B1 - 압접형 반도체장치 - Google Patents

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마사미 이와사키
미츠히코 기타가와
요시오 요코다
가즈오 와타누키
다카시 후지와라
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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

압접형 반도체장치
제1도 내지 제4도는 본 발명에 따른 압접형 반도체장치의 제1 내지 제 4실시예를 나타낸 장치의 모식적 단면도.
제5도는 압접의 균일성을 비교한 설명도로서,
제5도(a)는 종래예.
제5도(b)는 본 발명의 예를 나타낸 도면.
제6도는 방열효과를 비교한 설명도로서,
제6도(a)는 종래예.
제6도(b)는 본 발명의 예를 나타낸 도면.
제7도는 종래의 압접형 반도체장치의 모식적 단면도.
제8도는 제7도에 나타낸 장치의 캐소드전극 패턴과 캐소드전극포스트와의 위치관계를 나타낸 개념도이다.
* 도면의 주요부분에 대한 부호의 설명
1,21,21A,21B,21C : 실리콘 반도체펠렛 2a,22a : 주전극(애노드전극)
2k,22k : 주전극(캐소드전극) 2g,22g,22gk,22ga : 제어전극(게이트 전극)
3a,23a : 애노드전극포스트 3k,23k : 캐소드전극포스트
4k,24k : 캐소드측 전극부재 4a,24a,24a : 애노드측 전극부재(애노드측 전극판)
31a,31k,32k : 위치결정가이드
[산업상의 이용분야]
본 발명은 주전극과 제어전극을 갖춘 반도체펠렛을 구비한 전력용 압접형 반도체장치(電力用 壓接型 半導體裝置)에 관한 것으로, 특히 반도체펠렛과 전극부재(예컨데,열완충판)가 납땜되지 않은 구조의 역저지(역저止) 3단자 다이리스터(SCR),게이트 턴오프(gate turn off;GTO) 다이리스터 또는 트랜지스터 등의 압접구조에 관한 것이다.
[종래의 기술 및 문제점]
일반적으로 전력용 반도체장치의 구조는 방열, 전류용량, 방폭, 반도체펠렛의 직경 등 특수한 조건을 만족시키기 위해 압접형 외부용기를 채용하고 있다.
이하, 전력용 반도체장치 가운데 전력제어를 위한 제어전극을 갖춘 압접형 반도체장치의 종래예로서 GTO다이리스터의 일례에 대해 제7도를 참조하여 설명한다.제7도에 있어서, 고착되지 않고서 접촉되어 있는 주요한 부재는 설명의 편의상 서로 분리하여 도시하였다.
제7도에 있어서, 실리콘 반도체펠렛(1)은 P에미터층(1a), N베이스층(1b), P베이스층(1c)및, 복수의 섬모양으로 분할된 N에미터층(1d)으로 이루어지고, 각각의 N에미터층(1d)위에는 캐소드전극(2k;Al)이 형성되어 있고, P베이스층(1c) 위에는 서로 연접고 있는 게이트전극(2g;Al)이 형성되어 있으며, P에미터층(1a)의 아래부분에는 납땜재료를 겸하는 애노드전극(2a;Al)이 각각 형성되어 있다. 도면중 참조부호 8은 반도체펠렛(1)의 측벽을 보호하기 위한 절연용 실리콘수지이다.
상기 반도체펠렛(1)을 사이에 두고 캐소드측(도면에서 위)과 애노드측(도면에서 아래)에는 각각 캐소드전극포스트(3k;Cu) 및 애노드전극포스트(3a;Cu)가 양쪽으로 배치되어 있는 바, 이들 전극포스트(3k,3a)는 각각 캐소드전극판(4k;Mo)과 캐소드전극박판(5;Mo) 및 애노드전극판(4a;Mo)을 매개로 상기 캐소드전극(2k) 및 애노드전극(2a)를 가압한다. 그리고, 상기 애노드전극(2a)과 애노드전극판(4a)은 납땜되어 있다. 또, 전극포스트(3k,3a)와 절연통체(6;絶緣筒體, 세라믹)는 웰드링으로 불리워지는 윤형금속판(6k,6a,7k,7a ; 코발)을 매개로 서로 은으로 납땜되어 내부를 기밀 밀봉하는 외부용기를 구성한다.
그리고, 게이트리드(9)는 전극포스트(3k)와 전극판(4k) 및 전극박판(5)의 중공부 및 절결부내에 도시되지 않은 전기절연부재를 매개로 설치되고, 그 일단이 게이트압접용 스프링(10)에 의해 게이트전극(2g)에 압접되면서 다른 일단이 절연통체(6)의 측벽에 납땜된 금속슬리브(12)를 통해 외부로 도출되어 밀봉부(13)에 봉착된다.
잘 알려진 바와같이, 상기와 같이 구성된 GTO다이리스터에 순전압을 인가하고, 게이트전극(2g)에 게이트 트리거전류를 흘리면, GTO사이리스터가 온상태가 된다.
즉, 애노드전극포스트(3a)로부터 반도체펠렛(1)을 경유하여 캐소드전극포스트(3k)에 부하전류(온 전류)가 흐르게 된다. 이하의 설명에서는 부하전류를 주전류, 반도체펠렛(1)의 애노드전극(2a) 및 캐소드전극(2k)을 주전극이라 부르는 경우가 있다. 지금까지의 과정은 보통의 SCR등과 거의 동등하다.
통상의 SCR에서는 전류회로(電流回路)로부터 역방향으로 주전류를 흘려 온(on) 상태에서 턴오프(turn off)시키는 것에 대해, GTO에서는 역방향의 게이트전류를 흐르게 하여 오프상태로 만든다. 이를 위해 GTO다이리스터의 N에미터층(1d)은 턴오프되기 쉽도록 미세하게 분할되고, 섬모양의 에미터층을 에워싸면서 게이트전극(2g)이 형성된다. 또, 실리콘 반도체펠렛(1)과 전극포스트(3k,3a;Cu)는 열팽창율이 크게 다르기 때문에, 열적으로 발생하는 응력(應力)으로부터 실리콘펠렛(1)을 보호할 목적으로 열팽창율이 실리콘과 비슷한 텅스텐(W)이나 몰리브덴(Mo)으로 이루어진 전극판(4k,4a)을 사이에 끼우고, 특히 애노드측에는 적당한 두께의 전극판(4a)이 실리콘펠렛(1)에 납땜되어 있다. 이와같이 강성이 큰 전극판(4k,4a)에 붙여진 실리콘펠렛(1)은 캐소드측 전극포스트(3k) 등의 열적인 응력에 의해 직접 갈라지는 등의 손상을 거의 받지 않는다.또, 상하 전극포스트(3k,3a)의 위치나 크기가 달라도 특성에도 큰 차이가 생기지 않는다.
그러나, 텅스텐(W)이나 몰리브덴(Mo) 등이 전극판에 부착된 실리콘펠렛[얼로이(alloy)구조의 실리콘펠렛이라 칭함]에는 다음과 같은 과제가 있다.
(a) 전극판(4k,4a)으로서 실리콘과 열팽창율이 비슷한 텅스텐(W)이나 몰리브덴(Mo)을 사용하고 있지만, 열팽창율의 차이에 의한 영향을 완전하게 제거하지 못하므로, 얼로이구조의 펠렛(1)에 휘어짐이 발생한다. 이로 인해 압접이 불균일하게 되어 신뢰성 향상이 어려워진다.
(b) 몰르브덴(Mo) 텅스텐(W)판이 무거워서 제조상 얼로이구조로 된 펠렛의 운반이 불편하다. 예컨대, IC등의 펠렛공정과 공통의 제조라인을 이용하여 얼로이구조의 펠렛을 제조하기 어렵다.
(c) 전극판(4k,4a)과 실리콘펠렛(1)의 납땜부분에서는 납땜재로인 Al이 Si과 합금을 형성하여 접착되지만, Al과 Si의 공정합금(共晶合金)이 생성되어 Si기판내에 부분적으로 돌출됨에 따라 소자의 내압불량이나 특성불량이 발생한다.
(d) 상기 납땜부분의 Al돌기, 또는 두꺼운 납땜층(＞20μm)으로 인해 납땜되는 측(애노드측)의 펠렛에 얕은 확산층을 형성할 수 없게 된다.
상기한 제반 과제를 해결하기 위해 실리콘펠렛(1)의 애노드전극(2a)과 전극판(4a)을 납땜하지 않는 구조[얼로이레스(alloyless)구조의 실리콘펠렛이라 칭함]의 장치가 제안되고 있다.
그러나, 전극판에 납땜되지 않은 단체(單體)의 실리콘펠렛은 약해서 압접하거나 진동하는 경우, 더욱이 온도사이클시험이나 열피로시험을 할 때에 실리콘펠렛과 전극판등의 열팽창율의 차이에 따라 실리콘펠렛에 크랙(crack)이 발생할 위험이 있다.
제8도는 제7도에 도시된 종래의 GTO다이리스터에서 실리콘펠렛의 주면(主面)상의 캐소드전극패턴(2k;실선)과 캐소드전극포스트(3k;파선)의 위치관계를 개념적으로 나타낸 부분평면도로서, 제8도(a)는 섬모양의 캐소드전극이 병렬로 배치된 경우를 나타낸 것이고, 또 제8도(b)는 방사상으로 배치된 경우를 나타낸 것이다.
도면중 참조부호 χ는 캐소드전극포스트(3k)가 접하지 않는 영역을 표시한다. 실리콘펠렛의 캐소드전극(2k)이 받는 압접력은 점선으로 표시한 전극포스트(3k)의 경계근처에서 크게 변화한다. 이와같은 불균일한 압접력이 인가된 상태에서 열사이클(熱 cycle)을 반복하면, 열팽창율의 차이에 기인하는 열응력이 더욱 가해져, 얼로이레스구조의 실리콘펠렛의 경우에는 단시간에 균열이 발생할 위험이 있다.
또, 제7도에 나타낸 종래의 얼로이구조의 GTO다이리스터와, 이와 형태 및 치수가 동일한 실리콘펠렛에 애노드전극판을 합금 접합하지 않은 얼로이레스구조의 GTO다이리스터와의 방열특성을 조사해 보았는 바, 압접되지 않는 곳(제8도의 χ로 나타낸 영역)의 방열특성이 나쁘다는 문제점을 발견할 수 있었다.
또, 제8도에 나타낸 캐소드전극(2k)과 전극포스트(3k)의 위치관계에 따르는 경우, 얼로이레스구조에서는 압접 끝부분에서 전류가 현저하게 집중되어 서지전류와 턴오프 과전류 등에 대한 내성이 저하됨을 발견할 수 있었다.
이와같이 얼로이구조의 실리콘펠렛을 이용한 장치에는 펠렛이 휘어짐에 따라 균일한 압접이 얻어지지 않는 등 합금화 땜납에 기인하는 상기한 문제점이 있다.
이와같은 문제를 해결하기 위해 전극판의 합금화 땜납하지 않은 얼로이레스구조의 실리콘펠렛을 이용한 장치에서는 단체(單體)의 실리콘이 부서지기 쉬우므로, 얼로이구조의 경우에 비해 보다 균일한 압접력으로 실리콘펠렛을 가압하는 것이 필요하다. 또, 얼로이구조의 실리콘펠렛을 얼로이레스구조로 하면, 당연히열저항도 변화하여,종래의 형태·치수대로 하며 균일한 방열효과를 얻을 수 없다는 문제가 발생한다.
[발생의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 제어전극을 갖춘 압접형 반도체장치에 있어서, 반도체펠렛에 국소적인 과잉 압접력이나 응력이 가해지지 않고서 균일하게 압접되어 충분한 방열효과를 얻을 수 있을 수 있게 됨과 더불어 압접단부에서의 전류집중을 완화시킬 수 있고, 과전류에 대한 내성이 높은 압접형 반도체장치를 제공함에 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 제어전극을 갖춘 반도체펠렛과, 이 펠렛의 양쪽 주표면에 설치된 주전극(예컨대, 애노드전극, 캐소드전극)를 열완충판으로 이루어진 전극부재를 매개로 대향하여 가압하는 전극포스트를 갖춘 압접형 반도체장치에 있어서,상기 반도체펠렛은 어느쪽의 주전극에도 전극부재 등을 합금화 등에 의해 고착하지 않는 얼로이레스구조로 하고, 어느쪽의 전극부재도 한쪽의 주면이 이 주면에 대향하는 반도체펠렛의 실질상 전류가 흐르는 영역의 전체를 덮으며, 이 전극부재의 다른 방향의 주면은 이 주면에 대향하는 전극포스트의 전체을 덮고, 또 적어도 어느 한쪽에서 전극부재와 이에 압접하는 전극포스트는 상호의 위치결정가이드를 갖도록 된 점에 특징이 있다.
(작용)
상기와 같이 구성된 본 발명은 반도체펠렛이 얼로이레스구조이므로 상기 종래 기술에서 서술한 얼로이구조의 펠렛을 사용한 경우의 모든 문제가 해결된다.
또한, 반도체펠렛과 전극포스트와의 사이에 있는 상기 전극부재, 예컨대 제1도에 도시한 GTO다이리스터의 캐소드측 전극부재(24k)는 열팽창율이 Si에 가까운 W나 Mo등으로 형성된 전극판(24n;열완충판 또는 온도보상판으로 칭함)과 Al,Ag,Cu등의 연질 금속박판(24n)을 겹쳐 쌓은 적형구조의 금속판이고, 애노드측 전극부재는 W나 Mo등으로 이루어진 전극판(24a)이다.
상기 전극부재(24a,24k)의 다른 방향의 주면에 이에 대향하는 전극포스트(23a,23k)의 전체을 덮기 때문에 전극포스트(23a,23k)의 변형 등은 발생하지 않는다.
본 발명에서는 반도체펠렛을 사이에 끼운 양쪽의 전극부재가 그 어느 것도 상기 구조로 되어 있는 것이 특징으로, 한쪽만의 경우(일본국 특허공개공보 소 53-95584호 참조)에 비해 상승효과에 의한 압접의 균일성이 더욱 향상된다. 특히, 펠렛을 사이에 두고 쌍을 이루어 대향하는 양 주전극과 양 전극부재 및 양 전극포스트의 각각의 지름이 쌍마다 동일하도록 형성된 경우에는 압접의 균일성이 극히 양호하여 본 발명의 바람직한 실시태양이 된다. 이러한 압접의 균일성은 압접면에 있어서 접촉전기저항 및 열저항의 균일화에 따라 방열효과를 개선하여 부분적인 전류집중을 완화시킬 수 있게 된다.
일반적으로 평판형의 압접형 반도체장치에서는 장치내를 흐르는 주전류의 통로와 펠렛내의 발생열이 방열되는 열전도로가 근사적으로 거의 동일한 것으로 고려된다.이 때문에 반도체펠렛내에 실질적으로 주전류가 흐르는 영역이 전극부재에 의해 덮여지도록 펠렛의 PNPN의 각 층의 프로파일을 구성하는 것이 바람직하다.
이에 따라 펠렛 및 주전극을 흐르는 주전류의 밀도에 큰 불균형이 발생하지 않도록 할 수 있다.
전극부재와 이를 압접하는 전극포스트는 뒤에 설명할 위치결정가이드에 의해 그 위치의 일치가 수행된다. 또, 반도체펠렛과 전극부재는 예컨대 일본국 특허공개공보 소 57-100737호에 개시되어 있는 방법 또는 다른 공지의 방법에 의해 그 위치를 일치시킨다. 이러한 방법에 의하면 용이하게 위치를 결정하면서 조립할 수 있게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명의 제1실시예에 따른 애노드단락형 GTO다이리스의 모식적 단면도로서, 이 제1도에서 제7도와 동일한 부분에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다.
제1도에 있어서 반도체펠렛(21)은 제2주표면(도면에서는 아래)으로부터 제1주표면(도면에서 위)으로 향하여 P에미터층(21a)과, N베이스층(21b), P베이스층(121c)및, N에미터층(21d)의 4층 구조로 되어 있는 바, 그 중 상기 P에미터층(21a)은 부분적으로 형성되고 제2주표면(애노드측)에는 N베이스층(21b)이 부분적으로 노출되어 있으며, N에미터층(21d)이 다수로 분할되어 있다. 그리고, 반도체펠렛(21)의 제1주표면의 N에미터층(21d)위에는 주전극(22k;캐소드전극)이 형성되고, 또 P베이스층(21c)위에는 제어전극(22g;게이트전극)이 각각 형성된다. 또, 상기 주전극(22k)은 제어전극(22g)에 의해 에워싸이는 바, 즉 양전극(22g,22k)은 서로 얽혀져 한쪽의 주표면에 형성되어 있다. 그리고, 상기 반도체펠렛(21)의 다른 쪽의 주표면(제2주표면)에는 주전극(22a;애노드전극)이 형성되어 P에미터층(21a) 및 부분적으로 노출되는 N베이스층(21b)을 단락하여, 소위 애노드 단락구조를 형성하고 있다.
상기 반도체펠렛(21)의 제1주표면의 캐소드전극(22k)은 캐소드측 전극부재(24k)를 매개로 하여 캐소드 전극포스트(23k)에 의해 가압되고, 또 제2주표면의 애노드전극(22a)은 애노드측 전극부재(24a)를 매개로하여 애노드전극포스트(23a)에 의해 가압된다. 본 반도체펠렛(21)은 애노드-캐소드 사이의 내압유지를 위해 그 측벽에 베벨가공을 실시하여 파쇄면을 에칭한 후, 절연보호(패시베이션)를 위해 실리콘수지(28)가 도포된다. 그리고, 게이트리드(9)는 전극포스트(23k)와 전극부재(24k)의 중공부 및 절결부 내에 절연물로 이루어진 위치결정가이드(31k) 및 도시되지 않은 절연부재를 매개로 설치되는 바, 그 일단은 게이트압접용스프링(10)에 의해 게이트전극(22g)에 압접되고, 다른 일단은 절연통체(6)의 측벽에 납땜된 금속슬리브(12)를 통해 외부로 도출되어 밀봉부(13)에 봉착된다.
본 실시예의 제1포인트는 캐소드측 애노드측의 각각의 주전극과 전극부재 및 전극포스트의 대향면이 서로 합금화 등에 의해 고착되지 않고서 접촉가압되어, 소위 얼로이레스구조로 되어 있다는 점이다.
다음에, 제2포인트는 캐소드측 전극부재(24k)가 캐소드전극(22k)에 가해지는 응력을 분담하기 위해 Al,Ag,Cu등의 연질금속박판(24n)과 경질이면서 열팽창율이 실리콘펠렛에 가까운 Mo 또는 W로 이루어진 전극판(24m)을 겹친 금속판으로 구성되어 있고, 애노드측 전극부재가 W나 Mo등의 전극판(24a)으로 이루어져 있다는 점이다. 또한, 캐소드측 전극부재(24k)는 상기한 구조에 한정되지 않는다. 예컨대, 일본국 특허출원 소 62-78652호에 개시되어 있는 연질금속판과 경질금속판을 포함한 복합판을 캐소드측 전극부재(24k)로 사용할 수 있다.
상기 캐소드측 전극부재(24k)가 경질의 전극판(24m)만으로 이루어진 경우, 반복되는 열사이클(熱 cycle)을 받으면 열피로를 일으켜 캐소드전극(22k)이 가로방향으로 내밀리어 게이트전극(22g)과 접촉되거나, 또는 열피로가 더욱 진행되면, 캐소드전극(22k)을 매개로 전극판(24m)과 펠렛(21)이 압접되고, 전극판(24m)의 열팽창에 의해 펠렛(21)이 늘어나서 크랙이 발생되는 경우가 있다. 따라서, 연질금소박판(24n)을 경질전극판(24m)과 캐소드전극(22k)의 사이에 넣어둠으로써 상기한 사고를 방지할 수 있게 된다(일본국 특허 출원 소 62-78653호 참조).
다음에, 제3포인트는 양쪽의 전극부재(24a,24k)가 각각 대향하는 주전극(22a,22k)의 전체를 덮도록 하기 위해 캐소드측 전극부재(24k)의 외경이 캐소드전극패턴의 외경보다 크게 형성되고, 캐소드측 전극부재(24k)의 내경이 캐소드전극패턴의 내경보다 작게 형성되며, 또 애노드측 전극부재(24a)는 애노드전극(22a)의 외경보다 크게 형성되어 있다는 점이다(일본국 특허출원 소 63-86607호 참조). 이와같은 수단에 의해 상기한 바와같이 캐소드전극(22k)과 캐소드측 전극부재(24k)의 사이 및 애노드전극(22a)과 애노드측 전극부재(24a)의 사이의 압접의 균일성이 대폭 향상된다.
다음에, 제4포인트는 캐소드측 전극부재(24k)가 N에미터층(21d)의 전체를 덮고, 또 애노드측 전극부재(24a)가 P에미터층(21a)의 전체를 덮도록 형성되어 있다는 점이다. 이에따라 캐소드전극(22k)은 N에미터층(21d)의 거의 주면 전체에 걸쳐 형성된다. 상기 N에미터층(21d) 및 P에미터층(21a)은 주전류의 통전로인데, 이 통전의 단면 전역에 걸쳐 주전극(22a,22k)이 형성되어 있기 때문에 펠렛(21) 내부의 전류밀도의 규일성이 개선된다.
다음에, 제5포인트는 양쪽의 전극부재(24a,24k)가 각각 대향하는 전극포스트(23a,23k;Cu)의 전체를 덮도록 하기 위해 캐소드측 전극포스트(23k)의 외경이 대향하는 캐소드측 전극부재(24k)의 외경보다 작게 형성되고, 애노드전극포스트(23a)의 외경이 대향하는 애노드측 전극부재(24a)의 외경보다 작게 형성된다는 점이다(일본국 실용공고 소 54-41657호 참조). 이에따라 압접상태에서 사용되어도 구리로 된 전극포스트(23a,23k)가 변형되는 일이 없게 된다.
다음에, 제6포인트는 상기 제3 내지 제5포인트에 기재된 구성에 있어서, 펠렛(21)을 사이에 두고 쌍을 이루면서 대향하는 캐소드전극(22K;패턴)과 애노드전극(22a),캐소드측 전극부재(24k)와 애노드측 전극부재(24a), 캐소드전극포스트(23k)와 애노드전극포스트(23a)의 각각의 외경이 쌍마다 동일하다는 점이다. 이에따라 압접력이 매우 양호한 균일성을 얻을 수 있게 된다.
다음에, 제7포인트는 각 주전극(22a,22k)과 각 전극부재(24a,24k) 및 각 전극포스트(23a,23k)의 상호 위치맞춤수단에 있다. 즉, 반도체펠렛(21)은 측벽의 절연보호용 실리콘수지(28)을 매개하여 전극부재(24k,24a)와 위치가 일치된다(일본국 실용공고 소 57-100737호 참조). 또, 캐소드측 전극부재(24k)와 캐소드전극포스트(23k)는 위치결정가이드(31k)를 매개로 위치가 일치된다. 이 가이드(31k)는 상기한 게이트리드(9)의 위치일치도 겸하고 있는 바, 이는 테프론, 에폭시 등의 절연물에 의해 구성된다.
상기 위치결정가이드(31k)는 외주 측면에 단차(段差)를 갖는 환상(고리모양)의 통체(環狀筒體)로, 외주 측면 상부 외경은 전극포스트(23k)의 중공부의 지름과 동일하고, 하부 외경은 전극부재(24k)의 중공부의 지름과 동일하게 형성된다.
또, 애노드측 전극부재(24a)와 애노드전극포스트(23a)는 위치결정가이드(31a)를 매개로 위치가 일치되는바, 상기 위치결정가이드(31a)는 Al등의 금속 또는 테프론, 에폭시 등의 절연물로 이루어진 고리모양의 통이면서 내주 측면에 단차(33)가 설치된다. 이 내주측면의 상부 내경은 전극부재(24a)의 외경과 동일하고, 하부 내경은 전극포스트(23a)의 외경과 동일하게 형성된다. 또한, 환상통체인 상기 위치결정가이드(31a)는 높이방향으로 슬리트를 설치하여 전극부재(24a;Mo)와 전극포스트(23a;Cu)와의 열팽창율의 차이에 의한 치수차를 흡수할 수 있는 구조로 하는 것이 바람직하다. 또, 단차(33)를 설치함으로써 가이드(31a) 자체의 상하 진동 동을 방지할 수 있게 된다. 더욱이, 이들 위치결정가이드(31a,31k)의 형상은 상기 구조에 한정되지 않는다.예컨대, 일본국 특허공개공보 소 62-176137호에 개시되어 있는 방법을 준용할 수도 있다.
제5도는 얼로이레스구조의 GTO다이리스터에서 절연통체 등의 일부를 생략한 모식적 부분단면도와, 캐소드전극면에서의 응력분포를 나타낸 개념도로서 제5도(a)는 종래예를 나티낸 것이고, 제5도(b)는 본 발명의 실시예를 나타낸 것이다.
제5도(a)에서는 캐소드측의 전극판(4k)의 외경을 캐소드전극패턴의 외경보다 작게, 또 그 전극판(4k)의 중공부의 지름은 캐소드전극패턴의 중공부의 지름보다 크게, 즉 전극판(4k)이 캐소드전극패턴의 전체를 덮지 않는 경우이다. 종래예의 GTO에서는 전극판(4k)이 캐소드전극(22k)을 압접하는 내외경계단에 최대치의 응력이 존재하여 이 단부의 주전류밀도도 크게 된다.
이에 대해 제5도(b)의 실시예에서는 종래예보다도 균일한 응력이 캐소드전극에 가해져 균일하게 압접되어, 방열이 균일하게 되고 전기적 특성이 향상되며 실리콘펠렛에 크랙(crack)이 발생하지 않고서 신뢰성이 향상된다.
제6도는 통상의 얼로이레스구조로 이루어진 다이리스터의 모식적인 부분단면도로서, 제6도(a)는 종래예를 나타낸 것이고, 제6도(b)는 본 발명의 예를 나타낸 것이다. 각 도면에서 제1도 또는 제7도와 동일한 부분에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다. 먼저, 제6도(a) 있어서 캐소드측 전극판(4k) 및 애노드측 전극판(4a)은 각각 주전극(2k,2a)의 주표면의 가장 바깥쪽의 일부를 남기고 부분압접되어 있다. 압접되지 않은 부분(15k,15a)에서는 펠렛내부를 흐르는 전류(화살표를 붙인 실선으로 표시)가 각각 주전극(2k,2a)의 부분접촉부를 거쳐 흐르므로 전기저항이 증가하고, 또 발생열량은 상기 부분 접촉부로 향해 전도되기 때문에 이 영역의 열저항도 증가하여 결과적으로 방열부족이 발생한다.
그러나, 제6도(b)에 도시된 본 발명의 예에서는 캐소드측 전극부재(24k) 및 애노드측 전극부재(24a)가 대향되는 캐소드전극(22k) 및 애노드전극(22a)의 전체면을 덮기 때문에 펠렛내부를 흐르는 전류 및 열류(熱流)는 보다 균일하게 되어 결국 영역(15k,15a)에 대한 방열효과가 종래예에 비해 향상된다. 또한, 압접되지 않은 영역에서의 전류집중이 없어지므로 서지전류(serge current), 턴오프(turn off) 과전류 등의 과전류 내구력도 향상된다.
제2도 내지 제4도는 본 발명에 따른 압접형 반도체장치의 제2 내지 제4실시에를 모식적으로 나타낸 단면도로서, 각 도면에서는 절연통체등 주변기기를 구성하는 부재의 일부를 생략하였다. 또, 제1도와 동일한 부분에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다.
제2도에 나타낸 제2실시예는 역저지 플레이너형 GTO다이리스터의 예로서,제1도에 도시한 제1실시예의 GTO다이리스터와 다른 점은 다음과 같다.
먼저, 반도체펠렛(21A)의 제1주표면(캐소드측)에 P베이스층(21Ac)과 N에미터층(21Ad)이 플레이너형으로 형성되고, 주전극(22k)과 제어전극(22g)이 동일한 면내에 형성된다. 또, 펠렛(21A)의 제2주표면(애노드측)의 전영역에 P에미터층(21A)이 형성되고, 다시 P에미터층(21Aa)내에 선택적으로 고농도의 P+에미터층(21Aap)이 형성된다. 실질적으로 주전류가 흐르는 영역, 즉 P+에미터층(21Aap)을 애노드측 전극부재(24a)의 직경 이내로 억제하는 것이 바람직하다. 또, 캐소드측 전극부재에서는 연질금속박판(24n)을 생략하면서 게이트전극에 접촉되지 않도록 압접면이 凹凸모양으로 되어 있는 전극판(24m)을 사용한다.
또, 위치결정가이드(31k) 대신 전극판(24m) 및 전극포스트(23k)의 각각의 외주측면에 내접하는 금속 또는 절연물로 이루어진 위치결정가이드(32k)를 사용한다. 이 위치결정가이드(32k)는 위치결정가이드(31a)와 같은 목적과 효과를 갖는다.
제3도에 도시한 제3실시예는 일반적인 에미터단락형 다이리스터의 예로서, 본 실시예에서는 반도체펠렛(21B)의 캐소드측 주면에 부분적으로 N에미터층(21Bd)이 형성되고, P베이스층(21Bc)의 일부분이 기판면에 노출되며, 캐소드전극(22k)은 평탄하고, 상기 N에미터층(21Bd)과 P베이스층(21Bc)은 단락된다. 이러한 구조에서는 연질금속박판(24n)이 필요없고,직접 전극판(24m)으로 캐소드전극(22k)를 가압한다.
또한, 반도체펠렛(21B)의 애노드측 주표면의 전영역에 P에미터층(21Ba)이 형성되고, 이 P에미터층(21Ba)의 내부에 선택적으로 고농도의 P+에미터층(21Bap)이 형성되며, 애노드전극(22a)은 이 P+에미터층을 덮도록 형성되어 있다.
제4도에 도시한 제4실시예는 양면 게이트형의 GTO다이리스터의 예를 나타낸 것으로, 반도체펠렛(21C)은 복수개로 분할된 N에미터층(21Cd)과 P베이스층(21Cc),N베이스층(21Cb), N버터층(21Ce) 및, 복수개로 분할된 P에미터층(21Ca)의 적층구조로 되어 있다. 또한, 상기 N에미터층(21Cd)위에 캐소드전극(22k)이, 상기 P에미터층()위에 애노드전극(22a)이, P베이스층(21Cc)위에 제1게이트전극(22gk)이, N버퍼층(21Ce)위에 제2게이트전극(22ga)이 형성되어 있다. 본 실시예는 반도체펠렛(21C)의 제1, 제2주표면의 어느것에 대해서도 주전극과 제어전극이 조합되어 형성되는 예에 관한 것이다. 여기서, 제2주표면측(애노드측)의 애노드전극(22a)과 애노드측 전극부재(24a), 애노드전극포스트(23a)는 제1실시예에 있어서 캐소드측 또는 본 실시예의 캐소드측의 구성과 거의 같다.
본 발명은 상기한 실시예에 한정되지 않는바, 예컨데 억도통다이리스터와 트라이악 및 트랜지스터 등에도 적용할 수 있다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
상기한 바와같이 제어전극을 갖춘 본 발명에 따른 압접형 반도체장치에는 얼로이레스구조의 펠렛을 사용함에 따라 납땜에 의해 발생하는 제반문제를 해결할 수 있게 된다.
즉,얼로이레스구조로 함으로써 종래에 비해 보다 균일한 압접력과 균일한 방열효과가 요구되지만, 주전극과 전극부재 및 전극포스트를 상기한 바와같은 구성으로 설치하고, 용이하게 조립할 수 있게 하는 위치결정수단에 의해 상기 과제를 해결할 수 있게 된다.
또, 본 발명에 의해 반도체펠렛에는 부분적으로 과잉 압전력이나 응력이 가해지지 않고 균일하게 압접되어, 충분한 방열효과를 얻게 됨과 아울러 압접단부의 전류집중을 완화시킬 수 있어서 서지전류와 턴오프 과전류 등의 과전류에 대한 내구력이 높은 반도체장치를 구현할 수 있게 된다.

Claims (1)

  1. 제1 및 제2주표면의 각각에 형성된 주전극(22a,22k)과, 적어도 한쪽의 주표면에 그 주표면의 주전극과 조합되어 형성되어 제어전극(22g)을 갖춘 반도체펠렛(21)및,이 반도체펠렛(21)을 사이에 두고서 상기 제1 및 제2주표면의 주전극(22a,22k)을 각각 전극부재(24a,24k)를 매개로 가압하는 전극포스트(23a,23k)를 갖춘 압접형 반도체장치에 있어서, 상기 반도체펠렛(21)의 제1 및 제2주표면측의 각각 의 주전극(22a,22k)과 전극부재(24a,24k) 및 전극포스트(23a,23k)의 대향면이 서로 고착되는 일없이 접촉·가압되고, 상기 제1 및 제2주표면측의 각각의 전극부재(24a,24k)의 한쪽 주면은 그 주면과 대향하는 반도체펠렛(21)의 실질적으로 전류가 흐르는 영역의 전체면을 덮으며, 상기 전극부재(24a,24k)의 다른쪽 주면은 그 주면과 대향하는 전극포스트(23a,23k)의 전체면을 덮으면서 적어도 한쪽의 전극부재와 그 전극부재에 압접되는 전극포스트에는 상호간의 위치를 결정하는 위치결정가이드(31a,31k)가 설치된 것을 특징으로 하는 압접형 반도체장치.
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