JPH0142498B2 - - Google Patents

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JPH0142498B2
JPH0142498B2 JP11297582A JP11297582A JPH0142498B2 JP H0142498 B2 JPH0142498 B2 JP H0142498B2 JP 11297582 A JP11297582 A JP 11297582A JP 11297582 A JP11297582 A JP 11297582A JP H0142498 B2 JPH0142498 B2 JP H0142498B2
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substrate
gate
center
region
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JP11297582A
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Minoru Azuma
Katsuhiko Takigami
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置に係わり、特に改良された
圧接型電極構造を有する大電流用の圧接型半導体
装置に関するものである。
〔発明の技術的背景〕
通電電流が100Aを越えるような大電流半導体
装置の電極取り出し方法は、小電流半導体装置で
使われている金属ワイヤボンデイング法を用いる
ことができず、２つの主電極間に圧力を加えて取
り出す、いわゆる圧接型電極を使つている。大電
流半導体装置の一例としてゲートターンオフサイ
リスタ（以下GTOと呼ぶ）を掲げ、図面を参照
しながら従来装置について説明する。
第１図に従来のGTOの断面図を示す。GTO基
板１はＰ型アノード領域１1、ｎ型第１ベース領
域１2、Ｐ型第２ベース領域（ゲート領域）１3、
ｎ型カソード領域１4の４層から成り、カソード
領域１4はメサエツチングにより複数に分割され
ている。一般に圧接構造では、この例のように、
凹凸形状の凹部にゲートが、凸部にカソードが露
出する。基板の一面には分割された複数個のカソ
ード領域１4にそれぞれ接続するカソード電極２
及びカソード領域を囲むように配置されたＰ型ゲ
ート領域１3にはゲート電極３が各々形成され、
基板の他方の面にはアノード電極４が形成されて
いる。アノード電極４には金属板５が接着され、
これが外囲器の金属ポスト６に接触する。複数の
カソード電極２は金属板７を介して外囲器の金属
ポスト８に接触する。ゲート電極３には金属ワイ
ヤ９が接着され、これが外囲器のゲート端子に取
り付けられる。GTOは基板１の端面に露出する
PN接合はシリコーンゴム、ガラス等の絶縁物１
０が被覆される。
第１図に示すGTOのように、カソード領域が
複数個に分割された素子は、各カソード電極下の
nPnP4層の半導体領域が１つの素子（素子ユニツ
ト）を構成し、このような素子ユニツトがカソー
ド電極の数だけ配列されていると考えられる。つ
まり、素子ユニツト同志は２つのベース領域及び
アノード領域間を各領域の固有抵抗で結ばれ、各
素子ユニツトのカソード及びアノード電極は共通
なので、全体の素子は複数の素子ユニツトの並列
動作とみなすことができる。このような素子の動
作上好適な条件としては、素子ユニツト間の特性
分布が均一なことはもとより、各カソード電極と
外囲器の電極との接触状態を良好に保つことであ
る。というのは各カソード間での圧力の相違は、
接触抵抗の違いをもたらし特性分布を不均一にす
るからである。また、半導体基板を構成するシリ
コンの熱膨張係数と外囲器電極を構成するモリブ
デン等の金属板のそれぞれが異なるため、動作時
に素子で発生する熱により、両者の間にすべりま
さつが平面の中心から外側に向けて発生する。一
般に半導体基板の電極はアルミニウム等の比較的
軟らかい金属が用いられるので、半導体基板の電
極は外囲器側のモリブデン等の比較的硬い金属に
こすられて薄板状に押し出され、ゲート電極に接
触する短絡事故を引き起こすことがある。従つて
従来は以上の問題点を考慮して、カソードを基板
の中心から外側へ、つまり放射状に分散配置する
構造が用いられている。
第２図にGTO基板１の模式的平面図を示す。
GTO基板１表面の複数に分割された矩形状カソ
ード領域１4は、図示の如く中央から周辺に放射
状をなして配置される。図の場合、基板を径方向
にＡ、Ｂ、Ｃの３つの領域に分けて各領域にカソ
ード群が配置されている。
〔背景技術の問題点〕
前記したように半導体基板のカソード電極と金
属板の接触における問題点は、カソード領域を放
射状に分散配置することでかなりの問題点が解決
できたが、この放射状構造で新たな問題が生じ
た。第２図におけるＡ領域のように基板面の外周
部に位置する群のカソードは、隣り合うカソード
間距離がカソードの長さ方向にわたつてほぼ一様
に保たれるのに対し、Ｃ領域のように基板面の中
央部に位置するカソードは、長辺の長さが外周部
と同じであるから、隣り合うカソード間距離は中
心に近い程小さく、中心から離れる程大きい。Ｃ
領域のカソード間隔が大きい箇所では、各カソー
ドで狭まれるゲード部が他領域に比べて広くな
る。これら２つの場合において各々金属板７を介
して圧力を印加した場合、第３図のａ，ｂのよう
になる。同図のａはＡ領域に、ｂはｃ領域のカソ
ード間隔が大きい箇所に各々対応する。図から明
らかなようにａの場合はカソード間隔ｒが小さい
ため、金属板のたわみ量ｌが小さいが、ｂではｒ
が大きいためｌが大きい。ｌがカソード・ゲート
の段差ｙを越えれば、金属板７はゲート電極３に
接触することになりカソード・ゲート間は短絡す
る。金属板７としては、通常圧力印加によつて塑
性変形を起こさない硬質なモリブデン等が使われ
る。また各カソード電極と均一に接触するには金
属板７は比較的薄い方がよく通常50μｍ乃至１mm
厚が用いられる。
第４図には金属板７として厚さが50μｍと200μ
ｍのモリブデン板を用いた場合、300Kg／cm2の圧
力を印加した時のｒとｌの関係を示す。カソー
ド・ゲートの段差が20μｍあつても、モリブデン
板の厚さが50μｍではカソード間隔が１mmを越え
るとモリブデン板は段差の底部、即ちゲート電極
に接触し、カソード・ゲート間の短絡をひき起
す。
〔発明の目的〕
本発明は、上記問題点についてなされたもの
で、種々の電気的特性を損なうことなく、信頼性
を改善しうる圧接型半導体装置の構造を提供する
ものである。
〔発明の概要〕
本発明は、圧接型半導体装置において前述のよ
うにメサエツチングにより複数のカソードまたは
エミツタ領域を基板中央から周辺に放射状に分散
配置する場合に、基板中央に配置される群のカソ
ードまたはエミツタ領域の長辺を周辺に配置され
る群のそれにより短く設定することにより、隣接
するカソード間隔が基板中央部の群においても大
きくならないようにする。
〔発明の効果〕
本発明によれば、金属板を加圧接触させた場合
の前述したような金属板のたわみによる基板中央
部でのカソード・ゲート間短絡が確実に防止さ
れ、圧接型半導体装置の信頼性向上が図られる。
また本発明によれば、基板中央部で、短いカソー
ド領域で配列することによりカソード占有率が大
きくなる結果電流密度が小さくなり、平均順電
流、オン電圧、サージ電流耐量などが改善され、
更に外囲器との間の熱抵抗が下がるといつた効果
が得られる。特に本発明は、カソードを全面拡散
形成した後、これをメサエツチングにより複数個
に分割する純正のメサ型半導体装置において、プ
レーナ型にない効果が得られる。即ち、メサ型で
はメサの表面全面がカソードとなる。これに対し
選択拡散によりカソードを複数個形成するプレー
ナ型では、圧接構造とするためにカソード領域と
ゲート領域にの間に段差を付けるメサ構造類似の
構造にしても、メサの表面の全面がカソードとは
ならない。従つて両者のメサの大きさを同じにし
たと仮定すると、実質的なカソードの面積は本発
明の方が大きく、特にウエーハ中心部でメサの長
さを小さくするとその面積比はより大きくなる。
そしてカソード面積の大きさは素子の許容電流に
対応するから、本発明によればプレーナ型に比べ
て大きい許容電流を確保することができる。
〔発明の実施例〕
第５図に本発明の一実施例のGTO基板の模式
的平面図を示す。断面構造は第１図と異ならない
ので説明を省略する。GTO基板３０は矩形状を
なす複数に分離されたカソード領域３１とそれら
を囲むように配置されたゲート領域３２から成
る。この素子は、カソード領域がメサエツチング
により複数個に分割されたメサ型である。カソー
ド領域にはカソード電極が、ゲート領域にはゲー
ト電極がそれぞれ接続される。ゲート電極の取り
出しリード線３３は図の場合基板の周辺部に接続
しているが、中心部であつてもよい。基板面は径
方向にＡ〜Ｅ領域に分けられ、各領域にカソード
群が配置されている。そして基板の中心領域にあ
るカソード群は、それより周辺の領域にあるカソ
ード群に比べて、各カソード領域の長辺が短い。
GTO基板３０の端面に露出するPN接合はシリコ
ーンゴム、ガラス等の絶縁物３４で被覆される。
次に具体的な数値例を説明する。第６図は第５
図の中央部分から２つの領域Ｄ，Ｅのカソード配
置を拡大して示している。GTO基板の中心から
１mmの位置から1.5mmの位置にかけて長さ0.5mmの
第１のカソード群（領域Ｅ）が配置される。その
時最も中心に近い部分のカソード間隔は0.2mm、
最も中心から遠い部分のカソード間隔は0.48mm
で、カソード幅は0.3mmである。第２のカソード
群（領域Ｄ）は中心から２mmの位置から３mmの位
置にかけてあり、それらの長さは１mmである。第
２のカソード群の最も中心に近い部分のカソード
間隔は0.2mm、最も遠い部分のカソード間隔は
0.45mmであり、カソード幅は0.3mmで第１のカソ
ード群のカソードと同じである。以下第３、第４
等のカソード群は上記と同様に設計される。即ち
基板の中心からr1の位置からr2の位置にかけて配
置されるカソード群において（r2／r1）の値をあ
る値より小さくすれば、カソード間隔をある値以
下に設定できる。この実施例では（r2／r1）を1.5
以下、カソード間隔を0.48mm以下にしてある。
このようなカソード配置をすれば、金属板を圧
接したときにそのたわみ量が抑えられ、一般的な
電気特性を何ら損なうことなくカソード・ゲート
間の短絡をなくすことができる。ちなみに、上記
実施例における20個のGTOについて、カソー
ド・ゲート短絡は一つもなかつた。それに対して
従来の第２図のようなカソード配置のGTOでは、
r1が１mm、r2が５mmのものはカソード間隔が約２
mmになり、ゲート上をポリイミド等の絶縁物で保
護しないと20個中12個が短絡した。また絶縁物で
保護しても金属板に点在する突起等で絶縁物が破
られ短絡が起こり、この例では20個中４個が短絡
した。また本実施例によれば、基板の中心部に短
いカソードを配列することにより、カソードの占
積率が大きくなるので電流密度が小さくなり、平
均順電流、オン電圧、サージ電流耐量が改善され
るほか、外囲器との間の熱抵抗が下がる長所が生
まれる。
特に本発明は、メサの全面がカソードとなる純
正メサ型に適用することにより、プレーナ型の場
合に比べて大きい許容電流を確保することができ
る。
なお本発明は、GTOのほかに、圧接型のパワ
ートランジスタ等のカソードまたはエミツタが分
離配置されるものに同様に適用できることはもち
ろんである。
【図面の簡単な説明】
第１図は従来のGTOの断面図、第２図は従来
のGTO基板の平面図、第３図ａ，ｂはGTO基板
のカソード側金属板のたわみの様子を示す断面
図、第４図はカソード間隔とたわみ量の関係を示
す図、第５図は本発明の一実施例におけるGTO
基板の平面図、第６図はその部分拡大平面図であ
る。 ３０……GTO基板、３１……カソード領域、
３２……ゲート領域。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体素子基板の一方の主面にメサエツチン
    グにより分離された矩形状の複数のカソードまた
    はエミツタ領域が基板中央から周辺に放射状に分
    散配置された圧接型半導体装置において、前記複
    数のカソードまたはエミツタ領域は、基板中央に
    配置される群におけるものの長辺が周辺に配置さ
    れる群のそれより短く設定されていることを特徴
    とする圧接型半導体装置。
JP57112975A 1982-06-30 1982-06-30 圧接型半導体装置 Granted JPS594033A (ja)

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CS834851A CS244676B2 (en) 1982-06-30 1983-06-29 Semiconductor element with press contact
EP19830303809 EP0098175A3 (en) 1982-06-30 1983-06-30 Pressure contact type semiconductor device

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EP0098175A3 (en) 1985-10-23
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CS485183A2 (en) 1985-08-15
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