JPS59115558A - 圧接型半導体装置 - Google Patents
圧接型半導体装置Info
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- JPS59115558A JPS59115558A JP22397882A JP22397882A JPS59115558A JP S59115558 A JPS59115558 A JP S59115558A JP 22397882 A JP22397882 A JP 22397882A JP 22397882 A JP22397882 A JP 22397882A JP S59115558 A JPS59115558 A JP S59115558A
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- 239000000758 substrate Substances 0.000 claims description 8
- 239000012777 electrically insulating material Substances 0.000 claims 1
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- 239000002184 metal Substances 0.000 abstract description 19
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置に係わり、特に圧接型外囲器に収納
した場合にエミッタ電極またはカソード電極とベース電
極またはゲート電極との間の短絡が起こりにくい大電力
用の圧接型半導体装置に関するものである。
した場合にエミッタ電極またはカソード電極とベース電
極またはゲート電極との間の短絡が起こりにくい大電力
用の圧接型半導体装置に関するものである。
通電電流が１００Ａｔ越えるような大電流半導体装置の
電極取り出し方法は、小電流半導体装置で使われている
金属ワイヤボンディング法を用いることができず、２つ
の主電極間に圧力を加えて取り出す、いわゆる圧接型電
極を使っている。大電流半導体装置の一例としてゲート
ターンオアサイリスタ（以下ＧＴＯと呼ぶ）を掲げ、図
面を参照しながら従来装置について説明する。
電極取り出し方法は、小電流半導体装置で使われている
金属ワイヤボンディング法を用いることができず、２つ
の主電極間に圧力を加えて取り出す、いわゆる圧接型電
極を使っている。大電流半導体装置の一例としてゲート
ターンオアサイリスタ（以下ＧＴＯと呼ぶ）を掲げ、図
面を参照しながら従来装置について説明する。
第１ 図（ａ） 、 （ｂ）は放射状にカソードエレメ
ントを配列した従来のＧＴＯの一例である。第１図（、
）はＧＴＯ基板の模式的平面図で、第１図（ｂ）は第１
図（、）の中央部のＡ−Ａ’断面図である。ＧＴＯ基板
は、Ｐ型アノード領域１１．ｎ型第１ベース領域１２．
Ｐ型第２ベース領域（ゲート領域） １３． ｎ型カソ
ード領域１４の４層から成り、カソード領域１４は溝に
より複数個（１４□〜１４ｎ）に分割されている。一般
に圧接構造では、この例のように、凹凸形状の凹部にゲ
ートが、凸部にカソードが露出する。基板の一面には分
割された複数個のカソード領域１４１〜１４ｎにそれぞ
れ接続するカソード電極１６．〜１６０およびカソード
領域金回むように配置されたＰ型ゲート領域１３にはゲ
ート電極１７が各々形成され、基盤の他方の面にはアノ
ード電極１５が形成されている。
ントを配列した従来のＧＴＯの一例である。第１図（、
）はＧＴＯ基板の模式的平面図で、第１図（ｂ）は第１
図（、）の中央部のＡ−Ａ’断面図である。ＧＴＯ基板
は、Ｐ型アノード領域１１．ｎ型第１ベース領域１２．
Ｐ型第２ベース領域（ゲート領域） １３． ｎ型カソ
ード領域１４の４層から成り、カソード領域１４は溝に
より複数個（１４□〜１４ｎ）に分割されている。一般
に圧接構造では、この例のように、凹凸形状の凹部にゲ
ートが、凸部にカソードが露出する。基板の一面には分
割された複数個のカソード領域１４１〜１４ｎにそれぞ
れ接続するカソード電極１６．〜１６０およびカソード
領域金回むように配置されたＰ型ゲート領域１３にはゲ
ート電極１７が各々形成され、基盤の他方の面にはアノ
ード電極１５が形成されている。
１０は金属板、１８は絶縁膜である。第１図（ａ）の円
型の破線は、前記の分割さ扛たカソードが同心円状に並
んだ状態を省略して表わした内径と外径でるる。
型の破線は、前記の分割さ扛たカソードが同心円状に並
んだ状態を省略して表わした内径と外径でるる。
ＧＴＯのターンオフ動作は、ゲート・カソード電極間に
ゲート電極を負電位とするゲート信号金加えることによ
り主電流をゲート電極に引き出し、カソード領域から第
２ベース領域への電子注入を抑え、もって第１ベース領
域に供給さｎる過剰電子を減らすことにより、これを中
性化すべくアノード電極から注入される正孔きも抑え、
第１ベース領域と第２ベース領域によって形成されるｐ
ｎ接合の逆バイアス状態全回復させるものである。
ゲート電極を負電位とするゲート信号金加えることによ
り主電流をゲート電極に引き出し、カソード領域から第
２ベース領域への電子注入を抑え、もって第１ベース領
域に供給さｎる過剰電子を減らすことにより、これを中
性化すべくアノード電極から注入される正孔きも抑え、
第１ベース領域と第２ベース領域によって形成されるｐ
ｎ接合の逆バイアス状態全回復させるものである。
ＧＴＯのターンオフ動作では、ゲート電極から効率良く
主電流音引き出すことが重要な問題となる。
主電流音引き出すことが重要な問題となる。
この問題を解決するため、展型的なＧＴＯはカソード領
域金横幅の狭い多数の島状の部分１４１〜１４ｎに分割
し、ゲート領域の横方向の抵抗全ドげ、ゲート逆バイア
スの影響がカソード領域全体に行き渡るような構造をと
っている。
域金横幅の狭い多数の島状の部分１４１〜１４ｎに分割
し、ゲート領域の横方向の抵抗全ドげ、ゲート逆バイア
スの影響がカソード領域全体に行き渡るような構造をと
っている。
また、ゲート電極と外囲器のゲート端子との接続は、で
さるだけ多数のカソードエレメントに近接した場所で行
なえば、効率良〈主心流全引き出すことができるため、
前記−万の主表面の周辺部または中間部に幅の広い帯状
のゲート電極を設け、この部分でゲート′電極と外囲器
のゲート端子とを接続する方法がしばしばとらｎる。放
射状あるいはそれに類似したパターンでカソードエレメ
ントを配列したＧＴＯでこのような方法を採用した場合
には、カソードエレメントが配置されない基板中央部の
ゲート電極にはゲート端子を接続する必要がないのでポ
リイミド等の絶縁物で覆っている。
さるだけ多数のカソードエレメントに近接した場所で行
なえば、効率良〈主心流全引き出すことができるため、
前記−万の主表面の周辺部または中間部に幅の広い帯状
のゲート電極を設け、この部分でゲート′電極と外囲器
のゲート端子とを接続する方法がしばしばとらｎる。放
射状あるいはそれに類似したパターンでカソードエレメ
ントを配列したＧＴＯでこのような方法を採用した場合
には、カソードエレメントが配置されない基板中央部の
ゲート電極にはゲート端子を接続する必要がないのでポ
リイミド等の絶縁物で覆っている。
しかし、この素子を圧接型外囲器に収納した場合に、金
属板１０は外囲器によって加えられた圧力のために大き
くたわんでしばしば金属板に点在する突起などで絶縁物
が破られ、中央部に形成された絶縁膜周辺のゲート電極
部分に接触しカソード・ゲート間が短絡するという問題
が起こった。
属板１０は外囲器によって加えられた圧力のために大き
くたわんでしばしば金属板に点在する突起などで絶縁物
が破られ、中央部に形成された絶縁膜周辺のゲート電極
部分に接触しカソード・ゲート間が短絡するという問題
が起こった。
金属板１０としては、通常圧力印加によって塑性変形を
起こさない硬質なモリブデン等が使われる。
起こさない硬質なモリブデン等が使われる。
また各カソード電極と均一に接触するには金属板１０は
比較的薄い方が良く通常５０μｍ乃至１ｍｍ厚が用いら
れる。第２図には金属板１０として厚さが５０μｍと２
００μｍのモリブデン板を用いた場合、３００＃／−の
圧力を印加した時のカソード間隔と金属板のたわみ量の
関係を示す。カソード・ゲートの段差が２０μｍあって
も、モリブデン板の厚さが５０μｍではカソード間隔が
１ｍｍ’ｚ越えるとモリブデン板はゲート電極に接し、
カソード・ゲート間の短絡をひき起す。
比較的薄い方が良く通常５０μｍ乃至１ｍｍ厚が用いら
れる。第２図には金属板１０として厚さが５０μｍと２
００μｍのモリブデン板を用いた場合、３００＃／−の
圧力を印加した時のカソード間隔と金属板のたわみ量の
関係を示す。カソード・ゲートの段差が２０μｍあって
も、モリブデン板の厚さが５０μｍではカソード間隔が
１ｍｍ’ｚ越えるとモリブデン板はゲート電極に接し、
カソード・ゲート間の短絡をひき起す。
本発明は、上記問題点に鑑みなされたもので、圧接型外
囲器に収納した場合にエミッタ電極またはカソード電極
とベース電極またはゲート電極との間の電気的短絡を防
止し信頼性の高い圧接型半導体装置の構造を提供するも
のである。
囲器に収納した場合にエミッタ電極またはカソード電極
とベース電極またはゲート電極との間の電気的短絡を防
止し信頼性の高い圧接型半導体装置の構造を提供するも
のである。
本発明は、圧接型半導体装置において、エミッタ電極ま
たはカソード電極とベース電極またはゲート電極との間
の短絡の多くがカソードエレメントが配置されていない
中央部のベース電極あるいはゲート電極部分で起こるこ
とに注目したもので、その特徴とするところはおよそ中
央にもつとも近い位置に設けられたエミッタ電極または
カソード電極の最内端に囲まれた部分のベース領域ある
いはゲート・領域上にはベース電極またはゲート電極を
設けず絶縁膜を形成することにより金属板がたとえたわ
んでもエミッタ電極またはカソード電極と、ベース′ｌ
ｔ極またはゲート電極との間で短絡が起こらないように
しであるところである。
たはカソード電極とベース電極またはゲート電極との間
の短絡の多くがカソードエレメントが配置されていない
中央部のベース電極あるいはゲート電極部分で起こるこ
とに注目したもので、その特徴とするところはおよそ中
央にもつとも近い位置に設けられたエミッタ電極または
カソード電極の最内端に囲まれた部分のベース領域ある
いはゲート・領域上にはベース電極またはゲート電極を
設けず絶縁膜を形成することにより金属板がたとえたわ
んでもエミッタ電極またはカソード電極と、ベース′ｌ
ｔ極またはゲート電極との間で短絡が起こらないように
しであるところである。
本発明によれば、金属板を加圧接触させた場合の前述し
たような金属板のたわみによる基板中央部でのエミッタ
・ベース間あるいはカソード・ゲート間短絡全防止する
ことができ、圧接型半導体装置の歩留りおよび信頼性を
高めることができる。
たような金属板のたわみによる基板中央部でのエミッタ
・ベース間あるいはカソード・ゲート間短絡全防止する
ことができ、圧接型半導体装置の歩留りおよび信頼性を
高めることができる。
第３図（ａ）、（ｂ）は本発明の一実施例のＧＴＯ基板
の模式的平面図とその中央部のＢ−Ｂ’断面図である。
の模式的平面図とその中央部のＢ−Ｂ’断面図である。
第１図と対応する部分には第１図と同一符号を付して詳
細な説明を省く。第１図と異なる点は、およそ中央にも
っとも近い位置に設けられたカソード電極の最内端に囲
まれた部分のゲート領域上にはゲート電極を設けず絶縁
膜を形成して金属板とゲート電極との間の頌絡を阻止し
ていることである。
細な説明を省く。第１図と異なる点は、およそ中央にも
っとも近い位置に設けられたカソード電極の最内端に囲
まれた部分のゲート領域上にはゲート電極を設けず絶縁
膜を形成して金属板とゲート電極との間の頌絡を阻止し
ていることである。
次に絶縁膜１８ヲ形成すべき範囲について具体的な数値
例金挙げて説明する。通常ＧＴＯのｎ型カソード領域１
４は接合深さが５〜２０μｍになるように形成されるの
で、カソードとゲートの段差は、それに対厄して１５〜
３０μｍで形成される。−例として段差が２０μｍの場
合をとりあげる。カソード電極１６に圧接される金属板
１０の厚さｉ５０μｍとすると第２図の（ａ）の曲線か
ら明らかなようにカソード間隔が１ｍｍｔ−越えると金
属板は２０μｍ程度たわんで、ゲート領域に接触する。
例金挙げて説明する。通常ＧＴＯのｎ型カソード領域１
４は接合深さが５〜２０μｍになるように形成されるの
で、カソードとゲートの段差は、それに対厄して１５〜
３０μｍで形成される。−例として段差が２０μｍの場
合をとりあげる。カソード電極１６に圧接される金属板
１０の厚さｉ５０μｍとすると第２図の（ａ）の曲線か
ら明らかなようにカソード間隔が１ｍｍｔ−越えると金
属板は２０μｍ程度たわんで、ゲート領域に接触する。
従来の第１図の構造では、中央部でカソード間隔が非常
に大きいのでゲート上をポリイミド等の絶縁物で保護し
ないと、金属板はカソードから０．５ｍｍ中央方向に離
れた場所でゲート電極と接触してしまう。また絶縁物で
保護しても金属板に点在する突起などで絶縁物が破られ
短絡が起こることがしばしばある。一方、第３図の実施
例のように中央部を除く領域のみにゲート電極を設けた
ＧＴＯにおいては、たとえ金属板がたわんでゲート領域
と接触したとしても、そこには電極が形成されていない
のでカソード・ゲート間短絡が起こることはない。絶縁
膜１８は、第２図ａ （ａ） 、 （ｂ）のグラフから
示唆さｎる範囲、−例として、カソード・ゲート間の段
差が２０μｍで使用する金属板の厚さが５０μｍ （、
）のグラフ、２００μｍ （ｂ）のグラフの場合には、
それぞｎ中央にもっとも近い位置に設けられたカソード
エレメントの最内端より０．５ｍｍ、 １．２５＋ｎｍ
程度内側の点を結んでつくられる円より外側まで形成さ
れていればよい。
に大きいのでゲート上をポリイミド等の絶縁物で保護し
ないと、金属板はカソードから０．５ｍｍ中央方向に離
れた場所でゲート電極と接触してしまう。また絶縁物で
保護しても金属板に点在する突起などで絶縁物が破られ
短絡が起こることがしばしばある。一方、第３図の実施
例のように中央部を除く領域のみにゲート電極を設けた
ＧＴＯにおいては、たとえ金属板がたわんでゲート領域
と接触したとしても、そこには電極が形成されていない
のでカソード・ゲート間短絡が起こることはない。絶縁
膜１８は、第２図ａ （ａ） 、 （ｂ）のグラフから
示唆さｎる範囲、−例として、カソード・ゲート間の段
差が２０μｍで使用する金属板の厚さが５０μｍ （、
）のグラフ、２００μｍ （ｂ）のグラフの場合には、
それぞｎ中央にもっとも近い位置に設けられたカソード
エレメントの最内端より０．５ｍｍ、 １．２５＋ｎｍ
程度内側の点を結んでつくられる円より外側まで形成さ
れていればよい。
なお本発明は、ＧＴＯのほかに、圧接型のパワートラン
ジスタ等のカソードまたはエミッタが分離配置されるも
のに同様に適用できることはもちろんである。
ジスタ等のカソードまたはエミッタが分離配置されるも
のに同様に適用できることはもちろんである。
第１図は従来のＧ’ｌ’Ｏの平面図と断面図、第２図は
カソード間隔と、たわみ徽の関係金示す図、第３図は本
発明の一実施例におけるＧＴＯの平面図と断面図である
。 １０・・・金属板 １１・・・Ｐ型アノード領
域１２・・・ト型第１ベース領域１３・・・Ｐ型第２ベ
ース領域１４・・・ｎｕカソード領域 １５・・・アノ
ード電極１６・・・カソード電極 １７・・・ゲー
ト電極１８・・・絶縁膜 代理人 弁理士 則 近 憲 佑 （ほか１名） 第 １ 図 （シ） 第 ２ 図 カソード贋Ｕ第（ｍｍ、） −
カソード間隔と、たわみ徽の関係金示す図、第３図は本
発明の一実施例におけるＧＴＯの平面図と断面図である
。 １０・・・金属板 １１・・・Ｐ型アノード領
域１２・・・ト型第１ベース領域１３・・・Ｐ型第２ベ
ース領域１４・・・ｎｕカソード領域 １５・・・アノ
ード電極１６・・・カソード電極 １７・・・ゲー
ト電極１８・・・絶縁膜 代理人 弁理士 則 近 憲 佑 （ほか１名） 第 １ 図 （シ） 第 ２ 図 カソード贋Ｕ第（ｍｍ、） −
Claims (1)
- 半導体基板の一方の主表面にはエミッタ領域とベース領
域の両方が露出しており、エミッタ領域にはエミッタ電
極またはカソード電極、ベース領域にはベース電極また
はゲート電極が各々低抵抗接触し、エミッタ領域および
エミッタ電極またはカソード電極は溝により複数個に分
割され、ベース領域およびベース電極またはゲート電極
が個々のエミッタ電極またはカソード電極を取り囲むよ
うに配置δさｔしている圧接型半導体装置において、前
記一方の上表１ｉＪにほぼ同心円状に設けられたエミッ
タ電極またはカソード電極を取り囲むベース電極または
ゲート電極を、エミッタ電極またはカソード電極のほぼ
最内端を結んでつくられる円を除く領域に形成し、かつ
前記円の領域内の半導体基板上を電気的絶縁性を有する
物質で覆ったことを特徴とする圧接型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22397882A JPS59115558A (ja) | 1982-12-22 | 1982-12-22 | 圧接型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22397882A JPS59115558A (ja) | 1982-12-22 | 1982-12-22 | 圧接型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59115558A true JPS59115558A (ja) | 1984-07-04 |
Family
ID=16806652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22397882A Pending JPS59115558A (ja) | 1982-12-22 | 1982-12-22 | 圧接型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59115558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539232A (en) * | 1994-05-31 | 1996-07-23 | Kabushiki Kaisha Toshiba | MOS composite type semiconductor device |
-
1982
- 1982-12-22 JP JP22397882A patent/JPS59115558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539232A (en) * | 1994-05-31 | 1996-07-23 | Kabushiki Kaisha Toshiba | MOS composite type semiconductor device |
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