JP2654852B2 - 圧接形パツケージ構造に適合した静電誘導形半導体素子 - Google Patents
圧接形パツケージ構造に適合した静電誘導形半導体素子Info
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- JP2654852B2 JP2654852B2 JP2169199A JP16919990A JP2654852B2 JP 2654852 B2 JP2654852 B2 JP 2654852B2 JP 2169199 A JP2169199 A JP 2169199A JP 16919990 A JP16919990 A JP 16919990A JP 2654852 B2 JP2654852 B2 JP 2654852B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、平面ゲート形の静電誘導形トランジスタ
（Static Induction Transistor;SIT）及びサイリスタ
（Static Induction Thyristor;SITh）の大面積化ひい
ては大電流容量化の方法を具体化した装置に関し、具体
的には圧接形パツケージ構造に適合した静電誘導形半導
体素子に関する。
（Static Induction Transistor;SIT）及びサイリスタ
（Static Induction Thyristor;SITh）の大面積化ひい
ては大電流容量化の方法を具体化した装置に関し、具体
的には圧接形パツケージ構造に適合した静電誘導形半導
体素子に関する。
〔従来の技術〕 従来静電誘導形半導体素子としては埋め込みゲート形
のSIT、及びSIサイリスタ、平面ゲート形のSIT及びSIサ
イリスタが提案されている。埋め込みゲート形構造は高
耐圧、大電流容量化に向くため圧接構造を採用すること
により、数kV,数100A級の素子も実現されている。一
方、平面ゲート形のSITもしくはSIサイリスタ微細加工
技術によって歩留りの低下を抑制して、個別デバイスと
しては電流容量数10A程度のものが実現されている。更
に、これらをマルチチツプのハイブリツド構成とするこ
とによつて数100A級の素子が実現されている。しかし、
素子耐圧は現在までの所、1000V程度であり、またパツ
ケージ構造も圧接形よりはむしろボンデイングにより構
成した片面（裏面）のみの冷却に向くパツケージ構造を
採用していた。この理由は１つには平面ゲート特有のゲ
ート電極構造に対応する圧接形パツケージ技術が開発さ
れいないことによる。また、平面ゲート構造は埋め込み
ゲート構造に比べて高周波特性が良好となるため、より
高周波性能の良好なパツケージを採用するという理由も
あつた。しかるに、最近の電力用半導体デバイスは大容
量化、高耐圧化とともに高周波、高速スイツチング性能
を追求しており、これらの点で非常に優れた性能を有す
る静電誘導形半導体素子においても、平面ゲート形でか
つ高耐圧、大容量化を指向する必要性が高くなり、新規
な平面ゲート構造を有し、かつ大電流、高耐圧素子に要
求される冷却性能を保持するための圧接形構造を有する
静電誘導形半導体素子に対する必要性が高まりつつあ
る。
のSIT、及びSIサイリスタ、平面ゲート形のSIT及びSIサ
イリスタが提案されている。埋め込みゲート形構造は高
耐圧、大電流容量化に向くため圧接構造を採用すること
により、数kV,数100A級の素子も実現されている。一
方、平面ゲート形のSITもしくはSIサイリスタ微細加工
技術によって歩留りの低下を抑制して、個別デバイスと
しては電流容量数10A程度のものが実現されている。更
に、これらをマルチチツプのハイブリツド構成とするこ
とによつて数100A級の素子が実現されている。しかし、
素子耐圧は現在までの所、1000V程度であり、またパツ
ケージ構造も圧接形よりはむしろボンデイングにより構
成した片面（裏面）のみの冷却に向くパツケージ構造を
採用していた。この理由は１つには平面ゲート特有のゲ
ート電極構造に対応する圧接形パツケージ技術が開発さ
れいないことによる。また、平面ゲート構造は埋め込み
ゲート構造に比べて高周波特性が良好となるため、より
高周波性能の良好なパツケージを採用するという理由も
あつた。しかるに、最近の電力用半導体デバイスは大容
量化、高耐圧化とともに高周波、高速スイツチング性能
を追求しており、これらの点で非常に優れた性能を有す
る静電誘導形半導体素子においても、平面ゲート形でか
つ高耐圧、大容量化を指向する必要性が高くなり、新規
な平面ゲート構造を有し、かつ大電流、高耐圧素子に要
求される冷却性能を保持するための圧接形構造を有する
静電誘導形半導体素子に対する必要性が高まりつつあ
る。
従来より、圧接形構造は、半田づけ、ワイヤボンド構
造に比較して次の特長がある。
造に比較して次の特長がある。
両面冷却であるために冷却効果が大きい。
半導体素子とケースとの熱膨張率の差による熱歪み
が少い。従つて、半導体素子の大面積化が可能である。
が少い。従つて、半導体素子の大面積化が可能である。
従つて、大電流容量化には圧接形構造が適している。
しかるに、前述の如く、平面ゲート構造を有する静電
誘導形半導体素子においてはまだ中容量程度であり、高
速性を追求する点から圧接形構造は実現されていなかつ
た。従つて、高耐圧、大電流要領化のためには圧接構造
が必須であり、圧接形パツケージ構造に適用する平面ゲ
ート形静電誘導形半導体素子の必要性が高くなりつつあ
る。
誘導形半導体素子においてはまだ中容量程度であり、高
速性を追求する点から圧接形構造は実現されていなかつ
た。従つて、高耐圧、大電流要領化のためには圧接構造
が必須であり、圧接形パツケージ構造に適用する平面ゲ
ート形静電誘導形半導体素子の必要性が高くなりつつあ
る。
本発明の目的は大電流容量のサイリスタ等で用いられ
る圧接構造を平面ゲート形の静電誘導形半導体素子に適
用する方法を具体化した、圧接形パツケージ構造に適合
した静電誘導形半導体素子を提供することである。
る圧接構造を平面ゲート形の静電誘導形半導体素子に適
用する方法を具体化した、圧接形パツケージ構造に適合
した静電誘導形半導体素子を提供することである。
高抵抗半導体基板１の一方の平面のメサの台地部に平
面ゲート形の単位素子を２個以上配置する。ゲート領域
２とカソード領域３の外周領域に絶縁薄膜８を設けた面
にセグメントカソード電極６を設ける。
面ゲート形の単位素子を２個以上配置する。ゲート領域
２とカソード領域３の外周領域に絶縁薄膜８を設けた面
にセグメントカソード電極６を設ける。
メサの台地部を囲む部分にはゲート領域２を設けてさ
らにセグメントゲート電極７を接続する。
らにセグメントゲート電極７を接続する。
上記セグメントを同一の高抵抗半導体基板１内に複数
個配置する。
個配置する。
セグメントカソード電極６が並列接続されるようにカ
ソード電極10を圧接する。
ソード電極10を圧接する。
セグメントカソード電極６はメサの台地部にあるため
にセグメントゲート電極７とは段差があり、圧接した時
にカソード電極10がセグメントゲート電極７と接触する
ことは避けられる。従つて大面積化が比較的容易であ
る。
にセグメントゲート電極７とは段差があり、圧接した時
にカソード電極10がセグメントゲート電極７と接触する
ことは避けられる。従つて大面積化が比較的容易であ
る。
本発明の構成は下記に示す通りである。即ち、本発明
は第１の導電形高抵抗半導体基板１の表面近傍のメサの
台地部に、第２の導電形のゲート領域２が第１の導電形
のカソード領域３を囲み配設された平面ゲート形の静電
誘導形半導体素子の単位素子を少なくとも２コ以上配置
し、前記ゲート領域２と前記カソード領域３の外周部分
に絶縁薄膜８を配設し、前記カソード領域３を並列接続
するセグメントカソード電極６を設け、前記メサの台地
部の周囲の凹部には第２の導電形のゲート領域２及びセ
グメントゲート電極７を配設し、前記高抵抗半導体基板
１の裏面にアノード領域４及びアノード電極５を配設し
てセグメントを構成し、該セグメントのゲート領域２の
底部と高抵抗半導体基板１との間のpn接合には、前記メ
サの台地部の周期の凹部の表面の段差と同方向の段差が
形成され、該セグメントを、複数個並列配置し、前記セ
グメントカソード電極６を並列接続するカソード電極10
が圧接され、及び前記セグメント電極７は互いに接続さ
れ、前記セグメントゲート電極７の周辺部で周辺ゲート
11が圧接され、アノード電極５は圧接または合金で合金
アノード電極12に接続されることを特徴とする圧接形パ
ツケージ構造に適合した静電誘導形半導体素子としての
構成を有するものである。
は第１の導電形高抵抗半導体基板１の表面近傍のメサの
台地部に、第２の導電形のゲート領域２が第１の導電形
のカソード領域３を囲み配設された平面ゲート形の静電
誘導形半導体素子の単位素子を少なくとも２コ以上配置
し、前記ゲート領域２と前記カソード領域３の外周部分
に絶縁薄膜８を配設し、前記カソード領域３を並列接続
するセグメントカソード電極６を設け、前記メサの台地
部の周囲の凹部には第２の導電形のゲート領域２及びセ
グメントゲート電極７を配設し、前記高抵抗半導体基板
１の裏面にアノード領域４及びアノード電極５を配設し
てセグメントを構成し、該セグメントのゲート領域２の
底部と高抵抗半導体基板１との間のpn接合には、前記メ
サの台地部の周期の凹部の表面の段差と同方向の段差が
形成され、該セグメントを、複数個並列配置し、前記セ
グメントカソード電極６を並列接続するカソード電極10
が圧接され、及び前記セグメント電極７は互いに接続さ
れ、前記セグメントゲート電極７の周辺部で周辺ゲート
11が圧接され、アノード電極５は圧接または合金で合金
アノード電極12に接続されることを特徴とする圧接形パ
ツケージ構造に適合した静電誘導形半導体素子としての
構成を有するものである。
第１図は本発明の実施例としての圧接形パツケージ構
造に適合した静電誘導形半導体素子の模式的斜視断面構
造図である。第２図（ａ）は第１図の実施例の素子構造
をカソードセグメントの長手方向が径方向になるように
放射状に配置したパターン配置例の平面図を示す。更に
また第２図（ｂ）は第２図（ａ）において１つの半径方
向Ａ−Ａ′において切断した断面における模式的断面構
造図を示している。
造に適合した静電誘導形半導体素子の模式的斜視断面構
造図である。第２図（ａ）は第１図の実施例の素子構造
をカソードセグメントの長手方向が径方向になるように
放射状に配置したパターン配置例の平面図を示す。更に
また第２図（ｂ）は第２図（ａ）において１つの半径方
向Ａ−Ａ′において切断した断面における模式的断面構
造図を示している。
第１図において図示するように高抵抗半導体基板１の
一方の表面のメサの台地部に平面ゲート形の単位素子を
２個以上配置する。即ち、第２図においてメサの側壁部
20も含みゲート領域２が形成されている。メサのエツチ
ング深さは通常数μｍ〜10数μｍである。ゲート領域２
とカソード領域３の外周領域に絶縁薄膜８を設けた面に
セグメントカソード電極６を設ける。即ち、メサの台地
部に形成されたゲート領域２に対しては絶縁薄膜８を介
するためセグメントカソード電極６は接していない。
一方の表面のメサの台地部に平面ゲート形の単位素子を
２個以上配置する。即ち、第２図においてメサの側壁部
20も含みゲート領域２が形成されている。メサのエツチ
ング深さは通常数μｍ〜10数μｍである。ゲート領域２
とカソード領域３の外周領域に絶縁薄膜８を設けた面に
セグメントカソード電極６を設ける。即ち、メサの台地
部に形成されたゲート領域２に対しては絶縁薄膜８を介
するためセグメントカソード電極６は接していない。
メサの台地部を囲む部分にもゲート領域２を設けてさ
らにセグメントゲート電極７を接続する。即ち、セグメ
ントゲート電極７はメサの台地部の下側のゲート領域２
において形成されており、メサの台地部内のゲート領域
２には直接にはセグメントゲート電極７は接していない
形状としている。
らにセグメントゲート電極７を接続する。即ち、セグメ
ントゲート電極７はメサの台地部の下側のゲート領域２
において形成されており、メサの台地部内のゲート領域
２には直接にはセグメントゲート電極７は接していない
形状としている。
上記セグメントを同一の高抵抗半導体基板１内に複数
個配置する。即ち、メサの台地部内に少なくとも単位素
子を２個以上配置しているが、このようなメサの台地部
を複数個マルチチヤネル形状として形成することで電流
容量を調整することができる。
個配置する。即ち、メサの台地部内に少なくとも単位素
子を２個以上配置しているが、このようなメサの台地部
を複数個マルチチヤネル形状として形成することで電流
容量を調整することができる。
セグメントカソード電極６が並列接続されるようにカ
ソード電極10を圧接する。
ソード電極10を圧接する。
セグメントカソード電極６はメサの台地部上にあるた
めにセグメントゲート電極７とはメサエツチによる段差
分だけの段差があり、圧接した時にカソード電極10がセ
グメントゲート電極７と接触することは避けられる。９
は絶縁膜である。従つて、大面積化が比較的容易であ
る。即ち、平面形のゲート構造を維持しつつ、上記のよ
うなカソード電極10及びセグメントゲート電極７の取り
出し方ができるため、圧接形パツケージ構造に適合した
静電誘導形半導体素子が提供される。
めにセグメントゲート電極７とはメサエツチによる段差
分だけの段差があり、圧接した時にカソード電極10がセ
グメントゲート電極７と接触することは避けられる。９
は絶縁膜である。従つて、大面積化が比較的容易であ
る。即ち、平面形のゲート構造を維持しつつ、上記のよ
うなカソード電極10及びセグメントゲート電極７の取り
出し方ができるため、圧接形パツケージ構造に適合した
静電誘導形半導体素子が提供される。
フオトレジストをスピンコートする場合の面内厚さが
均一化され易いためメサ部への微細加工が容易である。
従って、本発明の実施例としての圧接形パッケージ構造
に適合した静電誘導形半導体素子は平面形構造において
歩留り良く製造できるという特徴を有するものである。
均一化され易いためメサ部への微細加工が容易である。
従って、本発明の実施例としての圧接形パッケージ構造
に適合した静電誘導形半導体素子は平面形構造において
歩留り良く製造できるという特徴を有するものである。
本発明による圧接形パツケージ構造に適合した静電誘
導形半導体素子の素子構造によればメサ形状を利用する
ため平面ゲート形の静電誘導形サイリスタ及びトランジ
スタを圧接構造にすることが比較的容易になる。
導形半導体素子の素子構造によればメサ形状を利用する
ため平面ゲート形の静電誘導形サイリスタ及びトランジ
スタを圧接構造にすることが比較的容易になる。
従来のゲート及びカソードをワイヤボンド構造にする
素子は片面冷却であるのに対して、本発明による圧接形
パッケージ構造に適合した静電誘導半導体素子は両面冷
却が可能なために、冷却効果が大きく、従つて大容量化
が図れる。
素子は片面冷却であるのに対して、本発明による圧接形
パッケージ構造に適合した静電誘導半導体素子は両面冷
却が可能なために、冷却効果が大きく、従つて大容量化
が図れる。
平面ゲート形の静電誘導形半導体素子はターオン特性
が良いことから、これを圧接構造を用いて大面積化する
ことにより、大電流を高速ターンオンすることが可能に
なる。
が良いことから、これを圧接構造を用いて大面積化する
ことにより、大電流を高速ターンオンすることが可能に
なる。
更にまた圧接形構造を平面ゲート形半導体素子におい
ても適合性良く実現できるため、平面ゲート形静電誘導
形半導体素子の高周波、高速スイツチング性能を維持し
つつ、大電流化、大面積化が図れるという利点も有す
る。
ても適合性良く実現できるため、平面ゲート形静電誘導
形半導体素子の高周波、高速スイツチング性能を維持し
つつ、大電流化、大面積化が図れるという利点も有す
る。
第１図は本発明の実施例としての圧接形パッケージ構造
に適合した静電誘導形半導体素子の模式的斜視断面構造
図を示す。 第２図（ａ）は第１図の実施例の素子構造をカソードセ
グメントの長手方向が径方向になるように放射状に配置
したパターン配置例の平面図を示す。 第２図（ｂ）は第２図（ａ）において１つの半径方向Ａ
−Ａ′において切断した断面における模式的断面構造図
を示す。 １……高抵抗半導体基板 ２……ゲート領域 ３……カソード領域 ４……アノード領域 ５……アノード電極 ６……セグメントカソード電極 ７……セグメントゲート電極 ８……絶縁薄膜 ９……絶縁膜 10……カソード電極 11……周辺ゲート 12……合金アノード電極 20……側壁部
に適合した静電誘導形半導体素子の模式的斜視断面構造
図を示す。 第２図（ａ）は第１図の実施例の素子構造をカソードセ
グメントの長手方向が径方向になるように放射状に配置
したパターン配置例の平面図を示す。 第２図（ｂ）は第２図（ａ）において１つの半径方向Ａ
−Ａ′において切断した断面における模式的断面構造図
を示す。 １……高抵抗半導体基板 ２……ゲート領域 ３……カソード領域 ４……アノード領域 ５……アノード電極 ６……セグメントカソード電極 ７……セグメントゲート電極 ８……絶縁薄膜 ９……絶縁膜 10……カソード電極 11……周辺ゲート 12……合金アノード電極 20……側壁部
Claims (1)
- 【請求項１】第１の導電形高抵抗半導体基板の表面近傍
のメサの台地部に、第２の導電形のゲート領域が第１の
導電形のカソード領域を囲み配設された平面ゲート形の
静電誘導形半導体素子の単位素子を少なくとも２コ以上
配置し、前記ゲート領域と前記カソード領域の外周部分
に絶縁薄膜を配設し、前記カソード領域を並列接続する
セグメントカソード電極を設け、前記メサの台地部の周
囲の凹部には第２の導電形のゲート領域及びセグメント
ゲート電極を配設し、前記高抵抗半導体基板の裏面にア
ノード領域及びアノード電極を配設してセグメントを構
成し、該セグメントのゲート領域の底部と高抵抗半導体
基板との間のpn接合には、前記メサの台地部の周期の凹
部の表面の段差と同方向の段差が形成され、該セグメン
トを、複数個並列配置し、前記セグメントカソード電極
を並列接続するカソード電極が圧接され、及び前記セグ
メント電極は互いに接続され、前記セグメントゲート電
極の周辺部で周辺ゲートが圧接され、アノード電極は圧
接または合金で合金アノード電極に接続されることを特
徴とする圧接形パツケージ構造に適合した静電誘導形半
導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2169199A JP2654852B2 (ja) | 1990-06-27 | 1990-06-27 | 圧接形パツケージ構造に適合した静電誘導形半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2169199A JP2654852B2 (ja) | 1990-06-27 | 1990-06-27 | 圧接形パツケージ構造に適合した静電誘導形半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0457370A JPH0457370A (ja) | 1992-02-25 |
| JP2654852B2 true JP2654852B2 (ja) | 1997-09-17 |
Family
ID=15882048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2169199A Expired - Fee Related JP2654852B2 (ja) | 1990-06-27 | 1990-06-27 | 圧接形パツケージ構造に適合した静電誘導形半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2654852B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS518072U (ja) * | 1974-07-02 | 1976-01-21 | ||
| JPS56124238A (en) * | 1980-03-05 | 1981-09-29 | Hitachi Ltd | Semiconductor device |
| JPS57181131A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Pressure-contact type semiconductor device |
-
1990
- 1990-06-27 JP JP2169199A patent/JP2654852B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0457370A (ja) | 1992-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |