CN112133628A - 改善屏蔽栅表面粗糙的方法 - Google Patents
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Abstract
本发明提供了一种改善屏蔽栅表面粗糙的方法，包括：提供衬底，在所述衬底上形成图形化的硬掩膜；以图形化的硬掩膜为掩模，刻蚀所述衬底形成第一沟槽；在所述第一沟槽内形成栅介质层，并得到第二沟槽；向所述第二沟槽内填充多晶硅，并覆盖所述栅介质层和剩余的所述硬掩膜；执行研磨工艺，并研磨停止在所述硬掩膜的表面，以平整化所述多晶硅的表面；第一次干法刻蚀所述多晶硅，并去除所述第二沟槽上方的多晶硅；第二次干法刻蚀第一次干法刻蚀后的多晶硅形成屏蔽栅，所述屏蔽栅表面平整。可以改善形成的屏蔽栅的表面粗糙的问题，从而增加屏蔽栅和控制栅之间形成的介质层的工艺窗口，改善控制栅和屏蔽栅之间的漏电性能。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种改善屏蔽栅表面粗糙的方法。
背景技术
在耐压为100v及以下的中低压器件领域，屏蔽栅沟槽型(Shield Gate Trench，SGT)器件因为其低的比导通电阻和低的栅漏耦合电容，被得到广泛的应用。屏蔽栅沟槽型器件的栅极结构包括屏蔽多晶硅和多晶硅栅，屏蔽多晶硅通常也称为源多晶硅，都形成于沟槽中，根据屏蔽多晶硅和多晶硅栅在沟槽中的设置不同通常分为上下结构和左右结构。上下结构中屏蔽多晶硅位于沟槽的底部，多晶硅栅位于沟槽的顶部，多晶硅栅和屏蔽多晶硅之间呈上下或者左右结构关系。
如图1所示，是现有屏蔽栅沟槽型器件的沟槽的结构示意图，而现有技术的屏蔽栅沟槽型的工艺是在半导体材料如衬底110中刻蚀形成第一沟槽，然后沉积形成栅介质层120，栅介质层120形成第二沟槽，然后向第二沟槽内填充多晶硅并回刻形成源多晶硅即屏蔽栅130，然后沉积多晶硅层间介质氧化膜(热氧化膜)，制作栅氧化层最后再在栅氧化层上沉积多晶硅并回刻形成栅多晶硅。然而，随着工艺的发展，第二沟槽的开口的尺寸在逐渐减小，刻蚀多晶硅形成屏蔽栅130时，屏蔽栅130的表面会出现凹凸不平的情况，甚至在第一沟槽的深宽比大于等于5或者第二沟槽深宽比大于等于8时，屏蔽栅130表面的高低落差可以达到1um以上，即形成的屏蔽栅130上表面坑坑洼洼，影响控制栅和屏蔽栅之间的漏电性能。
发明内容
本发明的目的在于提供一种改善屏蔽栅表面粗糙的方法，可以改善形成的屏蔽栅的表面粗糙的问题，改善控制栅和屏蔽栅之间的漏电性能。
为了达到上述目的，本发明提供了一种改善屏蔽栅表面粗糙的方法，包括：
提供衬底，在所述衬底上形成图形化的硬掩膜；
以图形化的硬掩膜为掩模，刻蚀所述衬底形成第一沟槽；
在所述第一沟槽内形成栅介质层，并得到第二沟槽；
向所述第二沟槽内填充多晶硅，并覆盖所述栅介质层和剩余的所述硬掩膜；
执行研磨工艺，并研磨停止在所述硬掩膜的表面，以平整化所述多晶硅的表面；
第一次干法刻蚀所述多晶硅，并去除所述第二沟槽上方的多晶硅；
第二次干法刻蚀第一次干法刻蚀后的多晶硅形成屏蔽栅，所述屏蔽栅表面平整。
可选的，在所述的改善屏蔽栅表面粗糙的方法中，所述衬底为一重掺杂半导体结构。
可选的，在所述的改善屏蔽栅表面粗糙的方法中，在所述第一沟槽内形成栅介质层的方法包括：
向所述第一沟槽内沉积氧化物，以形成栅介质层，所述栅介质层覆盖所述第一沟槽侧壁和底部。
可选的，在所述的改善屏蔽栅表面粗糙的方法中，所述氧化物包括氧化硅。
可选的，在所述的改善屏蔽栅表面粗糙的方法中，采用化学机械研磨方法研磨所述多晶硅直到所述硬掩膜的表面并且使得研磨后的多晶硅表面平整。
可选的，在所述的改善屏蔽栅表面粗糙的方法中，所述第一次干法刻蚀的方法包括：
使用去耦合等离子体源机台进行干法刻蚀。
可选的，在所述的改善屏蔽栅表面粗糙的方法中，第一次干法刻蚀使用的气体为六氟化硫。
可选的，在所述的改善屏蔽栅表面粗糙的方法中，所述第二次干法刻蚀的方法包括：
使用去耦合等离子体源机台进行干法刻蚀。
可选的，在所述的改善屏蔽栅表面粗糙的方法中，所述第一沟槽的深宽比大于或等于5。
可选的，在所述的改善屏蔽栅表面粗糙的方法中，第二次干法刻蚀第一次干法刻蚀后的多晶硅形成屏蔽栅之后，还包括：
在所述屏蔽栅上形成介质层；
在所述介质层上形成控制栅。
在本发明提供的一种改善屏蔽栅表面粗糙的方法中，包括：提供衬底，在所述衬底上形成图形化的硬掩膜；以图形化的硬掩膜为掩模，刻蚀所述衬底形成第一沟槽；在所述第一沟槽内形成栅介质层，并得到第二沟槽；向所述第二沟槽内填充多晶硅，并覆盖所述栅介质层和剩余的所述硬掩膜；执行研磨工艺，并研磨停止在所述硬掩膜的表面，以平整化所述多晶硅的表面；第一次干法刻蚀所述多晶硅，并去除所述第二沟槽上方的多晶硅；第二次干法刻蚀第一次干法刻蚀后的多晶硅形成屏蔽栅，所述屏蔽栅表面平整，从而增加屏蔽栅和控制栅之间形成的介质层的工艺窗口，改善控制栅和屏蔽栅之间的漏电性能。
附图说明
图1是现有技术的屏蔽栅的结构示意图；
图2是本发明实施例的改善屏蔽栅表面粗糙的方法的流程图；
图3至图7是本发明实施例的改善屏蔽栅表面粗糙的结构示意图；
图中：110-衬底、120-栅介质层、130-屏蔽栅、210-衬底、220-图形化的硬掩膜、230-栅介质层、240-第二沟槽、250-多晶硅、260-屏蔽栅。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
请参照图2，本发明提供了一种改善屏蔽栅表面粗糙的方法，包括：
S11：提供衬底，在所述衬底上形成图形化的硬掩膜；
S12：以图形化的硬掩膜为掩模，刻蚀所述衬底形成第一沟槽；
S13：在所述第一沟槽内形成栅介质层，并得到第二沟槽；
S14：向所述第二沟槽内填充多晶硅，并覆盖所述栅介质层和剩余的所述硬掩膜；
S15：执行研磨工艺，并研磨停止在所述硬掩膜的表面，以平整化所述多晶硅的表面；
S16：第一次干法刻蚀所述多晶硅，并去除所述第二沟槽上方的多晶硅；
S17：第二次干法刻蚀第一次干法刻蚀后的多晶硅形成屏蔽栅，所述屏蔽栅表面平整。
请参照图3，首先，提供一衬底210，衬底210可以是一重掺杂的半导体结构也可以是一外延层结构，在衬底210上形成一层图形化的硬掩膜220，图形化的硬掩膜220可以是一层氮化硅，以图形化的硬掩膜220为掩模刻蚀衬底210在衬底210上形成第一沟槽，第一沟槽的深宽比大于或等于5，然后在第一沟槽内沉积一层氧化物，例如氧化硅，以形成栅介质层230，栅介质层230位于第一沟槽内壁并紧贴第一沟槽的内壁。
请参照图4，栅介质层230中间形成第二沟槽240，第二沟槽240的深宽比大于或等于8，向所述第二沟槽240内填充多晶硅，多晶硅250覆盖第二沟槽240和图形化的硬掩膜220的表面。研磨多晶硅250，例如可以是采用化学机械研磨的方法研磨多晶硅250直到图形化的硬掩膜220的表面时停止研磨，以平整化所述多晶硅250的表面。
请参照图5，接着，进行第一次干法刻蚀，刻蚀剩余的多晶硅250直到第二沟槽240的表面。第一次干法刻蚀采用去耦合等离子体源机台进行干法刻蚀，使用的气体为稀释后的六氟化硫(SF6)气体，蚀刻后的多晶硅表面光滑，多晶硅中间缝隙没有变大。可以采用氦气(He)和氩气(Ar)对六氟化硫(SF6)气体进行稀释。由于之前研磨了多晶硅250表面使得研磨后的多晶硅250表面处于平整的状态，现在干法刻蚀多晶硅250直到第二沟槽240表面时，多晶硅250的表面也能保持平整的状态，不会出现高低落差，多晶硅250中间也不会出现空隙的情况。并且，第一次干法刻蚀使用的是稀释了的六氟化硫(SF6)气体，刻蚀速率较慢，使得多晶硅的上表面继续保持平整光滑，并且不会露出多晶硅250的中间孔隙。
请参照图5至图7，接着，进行第二次干法刻蚀，刻蚀第二沟槽240内多晶硅250直到剩余的多晶硅250达到合适的厚度(由发明人决定，屏蔽栅的高度是多少就剩余多高的多晶硅)，刻蚀后剩余的多晶硅即为屏蔽栅260。第二次干法刻蚀采用去耦合等离子体源机台进行干法刻蚀，使用的气体为六氟化硫(SF6)气体，现有技术中使用HBr+CI2(溴化氢和氯气)来刻蚀，本发明的第一次干法刻蚀和第二次干法刻蚀均使用SF6气体来刻蚀。现有技术中，由于第二沟槽内刻蚀后的多晶硅表面凹凸不平，甚至在第二沟槽的深宽比增加到8时，多晶硅表面的高低落差可以达到1um，最终形成的屏蔽栅上表面坑坑洼洼。在屏蔽栅上形成介质层后，形成的介质层的厚度不一致，在介质层上形成控制栅后，控制栅到屏蔽栅的电流会受到介质层的厚度不均的影响。本发明实施例的屏蔽栅表面平整光滑，后续形成的介质层的厚度均匀，从而增加屏蔽栅和控制栅之间形成的介质层的工艺窗口，改善控制栅和屏蔽栅之间的漏电性能。
综上，在本发明实施例提供的一种改善屏蔽栅表面粗糙的方法中，包括：提供衬底，在所述衬底上形成图形化的硬掩膜；以图形化的硬掩膜为掩模，刻蚀所述衬底形成第一沟槽；在所述第一沟槽内形成栅介质层，并得到第二沟槽；向所述第二沟槽内填充多晶硅，并覆盖所述栅介质层和剩余的所述硬掩膜；执行研磨工艺，并研磨停止在所述硬掩膜的表面，以平整化所述多晶硅的表面；第一次干法刻蚀所述多晶硅，并去除所述第二沟槽上方的多晶硅；第二次干法刻蚀第一次干法刻蚀后的多晶硅形成屏蔽栅，所述屏蔽栅表面平整，从而增加屏蔽栅和控制栅之间形成的介质层的工艺窗口，改善控制栅和屏蔽栅之间的漏电性能。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (10)
1.一种改善屏蔽栅表面粗糙的方法，其特征在于，包括：
提供衬底，在所述衬底上形成图形化的硬掩膜；
以图形化的硬掩膜为掩模，刻蚀所述衬底形成第一沟槽；
在所述第一沟槽内形成栅介质层，并得到第二沟槽；
向所述第二沟槽内填充多晶硅，并覆盖所述栅介质层和剩余的所述硬掩膜；
执行研磨工艺，并研磨停止在所述硬掩膜的表面，以平整化所述多晶硅的表面；
第一次干法刻蚀所述多晶硅，并去除所述第二沟槽上方的多晶硅；
第二次干法刻蚀第一次干法刻蚀后的多晶硅形成屏蔽栅，所述屏蔽栅表面平整。
2.如权利要求1所述的改善屏蔽栅表面粗糙的方法，其特征在于，所述衬底为一重掺杂半导体结构。
3.如权利要求1所述的改善屏蔽栅表面粗糙的方法，其特征在于，在所述第一沟槽内形成栅介质层的方法包括：
向所述第一沟槽内沉积氧化物，以形成栅介质层，所述栅介质层覆盖所述第一沟槽侧壁和底部。
4.如权利要求3所述的改善屏蔽栅表面粗糙的方法，其特征在于，所述氧化物包括氧化硅。
5.如权利要求1所述的改善屏蔽栅表面粗糙的方法，其特征在于，采用化学机械研磨方法研磨所述多晶硅直到所述硬掩膜的表面并且使得研磨后的多晶硅表面平整。
6.如权利要求1所述的改善屏蔽栅表面粗糙的方法，其特征在于，所述第一次干法刻蚀的方法包括：
使用去耦合等离子体源机台进行干法刻蚀。
7.如权利要求6所述的改善屏蔽栅表面粗糙的方法，其特征在于，第一次干法刻蚀使用的气体为六氟化硫。
8.如权利要求7所述的改善屏蔽栅表面粗糙的方法，其特征在于，所述第二次干法刻蚀的方法包括：
使用去耦合等离子体源机台进行干法刻蚀。
9.如权利要求8所述的改善屏蔽栅表面粗糙的方法，其特征在于，所述第一沟槽的深宽比大于或等于5。
10.如权利要求1所述的改善屏蔽栅表面粗糙的方法，其特征在于，第二次干法刻蚀第一次干法刻蚀后的多晶硅形成屏蔽栅之后，还包括：
在所述屏蔽栅上形成介质层；
在所述介质层上形成控制栅。
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2020
- 2020-09-29 CN CN202011056946.1A patent/CN112133628A/zh active Pending
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