CN209087842U - 一种半导体结构 - Google Patents

Abstract

本实用新型提供一种半导体结构，该半导体结构包括衬底、隔离沟槽、多条字线沟槽、栅极及导电层，其中，隔离沟槽形成于衬底中，以在衬底中界定出多个有源区，隔离沟槽下部依次填充有第一介质层与第二介质层；多条字线沟槽形成于衬底中，字线沟槽包括穿过有源区的栅极沟槽、穿过隔离沟槽的导电沟槽以及位于导电沟槽的底部两侧并与导电沟槽连通的微沟槽；栅极形成于栅极沟槽中；导电层形成于隔离沟槽上部，并填充微沟槽。该微沟槽中填充的导电层增加了导电沟槽的宽度，并且微沟槽的导电层与栅极的导电层连接形成一导电区域。本实用新型在不增加晶体管尺寸的同时，保证导电沟道宽度的增加，有利于提高存取晶体管的驱动电流和导通电流。

Description

一种半导体结构

技术领域

本实用新型属于半导体集成电路领域，涉及一种半导体结构。

背景技术

在目前半导体产业中，存储器件在集成电路产品中占有很大比例。存储器中通常包括多个存储单元，例如存取晶体管。

随着半导体技术的不断发展，半导体器件集成度越来越高，相应的元件尺寸越来越小，存取晶体管的导电沟道宽度也随之缩减，进而导致存取晶体管的驱动电流和导通电流降低。导电沟道的驱动电流和导通电流的大小对存取晶体管的性能有着直接的影响。当驱动电流和导通电流减小时，将导致数据存取速度降低，影响存储器性能。

因此，如何在集成度越来越高的情况下，提高存取晶体管的驱动电流和导通电流非常关键。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体结构，用于解决现有技术中存取晶体管的驱动电流和导通电流降低的问题。

为实现上述目的及其他相关目的，本实用新型提供一种半导体结构，包括：

衬底；

隔离沟槽，形成于所述衬底中，以在所述衬底中界定出多个有源区，所述隔离沟槽下部依次填充有第一介质层与第二介质层；

多条字线沟槽，形成于所述有源区和所述隔离沟槽中，所述字线沟槽包括穿过所述有源区的栅极沟槽、穿过所述隔离沟槽的导电沟槽以及位于所述导电沟槽的底部两侧并与所述导电沟槽连通的微沟槽；

栅极，形成于所述栅极沟槽中；

导电层，形成于所述隔离沟槽上部，并填充进所述微沟槽。

可选地，所述第一介质层对所述第二介质层的刻蚀选择比大于1。

可选地，所述第一介质层的材质包括硼磷硅玻璃，所述第二介质层的材质包括氧化硅，

可选地，所述第一介质层形成于所述隔离沟槽的侧壁和底部，所述第二介质层形成于所述第一介质层的上方。

可选地，在所述隔离沟槽被所述字线沟槽穿过的位置，所述第一介质层顶面低于所述第二介质层顶面，所述第二介质层的顶面低于所述衬底的顶面，在所述隔离沟槽未被所述字线沟槽穿过的位置，所述第二介质层的顶面与所述第一介质层的顶面齐平。

可选地，所述第一介质层厚度为隔离沟槽宽度的10％-40％。

可选地，所述微沟槽由所述衬底、所述第一介质层及所述第二介质层限定而成，所述微沟槽的深度为所述导电沟槽深度的3％-40％。

可选地，所述半导体结构更包括源极掺杂区和漏极掺杂区，所述源极掺杂区和漏极掺杂区位于所述栅极沟槽的两侧。

可选地，所述栅极的顶面低于所述源极掺杂区和所述漏极掺杂区对应的衬底表面。

可选地，所述栅极自下而上包括栅介质层、功函数层及栅极电极层，且所述栅介质层、所述功函数层及所述栅极电极层皆填充于进所述微沟槽中。

可选地，所述功函数层和所述栅极电极层的刻蚀选择比大于1，所述功函数层的顶面低于所述栅极电极层的顶面。

如上所述，本实用新型的半导体结构，具有以下有益效果：本实用新型的半导体结构中，靠近有源区的的隔离沟槽底部形成有微沟槽，所述微沟槽在后续填充与栅极连接的导电层后形成一导电区域，进一步增加了导电沟道的宽度，有利于提高存取晶体管的驱动电流和导通电流，解决现有技术中存取晶体管的驱动电流和导通电流降低的问题。本实用新型的半导体结构的形成过程中，使用的第一介质层较第二介质层软，使得第一介质层对第二介质层的刻蚀选择比大于1，因此只需利用一道刻蚀工艺，自对准形成贴靠有源区硅衬底的微沟槽，降低了生产成本。本实用新型的半导体结构的形成过程中，在形成隔离沟槽氧化层后高温退火处理，介质材料的致密度得到提高，第一介质层和第二介质层的机械强度得以增加。本实用新型的半导体结构的形成过程中，在隔离沟槽填满介质后，去除表面的垫氧化层和垫氮化层减小后续注入难度。本实用新型的半导体结构的形成过程中，可通过调节刻蚀剂使得对功函数层和栅极电极层的刻蚀选择比大于1，使回刻后栅极电极层凸出于功函数层，有利于提高栅极电极层接触面积。

附图说明

图1显示为本实用新型的半导体结构的有源区和隔离区平面布局图。

图2显示为在所述衬底形成隔离沟槽步骤后沿XX’方向的隔离沟槽剖面结构图。

图3显示为在所述衬底形成隔离沟槽步骤后沿YY’方向的隔离沟槽剖面结构图。

图4显示为在所述隔离沟槽填充了第一介质层和第二介质层后沿XX’方向的剖面结构图。

图5显示为在所述隔离沟槽填充了第一介质层和第二介质层后YY’方向的隔离沟槽剖面结构图。

图6显示为形成字线沟槽后的平面布局图。

图7显示为形成字线沟槽后沿XX’方向的剖面结构图。

图8显示为图7所示半导体结构的局部放大图。

图9显示为形成字线沟槽步骤后沿YY’方向的剖面结构图。

图10显示为填充了字线沟槽后的平面布局图。

图11显示为在所述字线沟槽中填充了栅介质层、功函数层及栅极电极层步骤后沿XX’方向的剖面结构图。

图12显示为图11所示半导体结构的局部放大图。

图13显示为在所述字线沟槽中填充了栅介质层、功函数层及栅极电极层步骤后沿YY’方向的剖面结构图。

图14显示为对栅极电极材料进行回刻蚀后沿AA’方向的剖面结构图。

元件标号说明

1 衬底

10 有源区

101 源极掺杂区

102 漏极掺杂区

103 栅极

1031 栅介质层

1032 功函数层

1033 栅极电极层

20 隔离区

201 隔离沟槽

202a 第一介质层

202b 第二介质层

30 阱区

40 字线沟槽

401 栅极沟槽

402 导电沟槽

403 微沟槽

50 导电层

60 字线

Z1 隔离沟槽深度

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图1至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图14所示，本实用新型提供一种半导体结构，所述半导体结构包括：衬底1、隔离沟槽201、多条字线沟槽40、栅极103和导电层50，其中，所述隔离沟槽201形成于所述衬底 1中，以在所述衬底1中界定出多个有源区10，所述隔离沟槽201下部依次填充有第一介质层202a与第二介质层202b；多条所述字线沟槽40形成于所述有源区10和所述隔离沟槽201中，所述字线沟槽40包括穿过所述有源区10的栅极沟槽401、穿过所述隔离沟槽201的导电沟槽402以及位于所述导电沟槽402的底部两侧并与所述导电沟槽402连通的微沟槽403；所述栅极103形成于所述栅极沟槽401中；所述导电层50形成于所述隔离沟槽201上部，并填充进所述微沟槽403。

具体的，多个所述有源区10呈阵列型排布，并界定出多个隔离区20，通过所述隔离区 20将所述有源区10进行隔离，避免有源区10之间相互影响。进一步的，在所述有源区10内包括栅极103、源极掺杂区101和漏极掺杂区102。所述源极掺杂区101和漏极掺杂区102分别位于栅极103的两侧。

所述隔离沟槽201形成于所述衬底1中的所述隔离区20中，位于所述字线沟槽40内的隔离沟槽201的下半区域的底部和侧壁填充有第一介质层202a，在第一介质层202a的上方填充有第二介质层202b。所述第一介质层202a对第二介质层202b的刻蚀选择比大于1，所述第一介质层202a顶面低于所述第二介质层202b顶面，所述第二介质层202b高出第一介质层 202a的部分与所述位于有源区10上的栅极103一个侧壁形成微沟槽403。位于所述字线沟槽 40外的隔离沟槽201的整个区域自下而上依次填充第一介质层202a和第二介质层202b，且所述第一介质层202a和所述第二介质层202b齐平。

所述半导体结构还包括多条字线沟槽40，所述字线沟槽40包括穿过所述有源区10的栅极沟槽401、穿过所述隔离沟槽201的导电沟槽402以及位于所述导电沟槽402的底部两侧并与所述导电沟槽402连通的微沟槽403。所述字线沟槽40与所述有源区10呈一定角度进行排列，这有利于增加字线沟槽40上有源区10的数量，进而提高所述半导体结构的集成度。

具体的，所述第一介质层202a形成在所述隔离沟槽201的侧壁和底部，厚度为所述隔离沟槽201宽度的10％-40％，所述第二介质层202b形成在所述第一介质层202a上，所述第一介质层202a和第二介质层202b共同填满所述隔离沟槽201。本实施例中，所述第一介质层 202a和第二介质层202b分别包括但不限于硼磷硅玻璃(BPSG)和氧化硅，有利于减小第一介质层202a和第二介质层202b之间的应力对器件的影响，并且两种介质层的刻蚀速率不同，所述第一介质层202a的刻蚀速率大于所述第二介质层202b的刻蚀速率，即所述第一介质层202a对第二介质层202b的刻蚀选择比大于1，因此只需要利用一道刻蚀工艺，自对准形成贴靠有源区衬底1的微沟槽403。采用硼磷硅玻璃(BPSG)和氧化硅分别作为第一介质层202a和第二介质层202b材料，避免了使用材料较硬、残余应力大的氮化硅引起的器件的机械可靠性和电学性能的问题，提高了解决晶体管驱动电流和导通电流下降问题的能力。另外，所述微沟槽403的深度可根据调整第一介质层202a和第二介质层202b的材料选择，以及通过调整第一介质层和第二介质层的厚度来调整。

所述栅极103位于所述字线沟槽40中所述的栅极沟槽401中，包括所述栅介质层1031、所述功函数层1032及所述栅极电极层1033。所述功函数层1032对栅极电极层1033的刻蚀选择比大于1，最终得到的栅极沟槽401内所述功函数层1032的顶面低于所述栅极电极层 1033的顶面，这将有利于提高栅极电极层的接触面积。所述栅极103的顶面低于所述源极掺杂区101和漏极掺杂区102对应的衬底1的表面。

具体的，所述栅介质层1031的材质包括但不限于二氧化硅，所述功函数1032的材质包括但不限于氮化钛，所述栅极电极层1033的材质包括但不限于钨。

所述导电层50位于所述字线沟槽40中所述导电沟槽402中，所述导电层50也填充在所述微沟槽403内，即所述微沟槽403中的栅极电极层1033与位于字线沟槽40中的导电沟槽402上方导电层50相互连接，从而在高度方向上增加了所述存取晶体管导电沟道的宽度。当存取晶体管导通时，由于微沟槽403引起的导电沟槽402的宽度的增加将有利于提高存取晶体管的驱动电流和导通电流，进而在不改变存取晶体管尺寸的基础上，有效提高存取晶体管的性能。

所述微沟槽403的深度为所述导电沟槽402深度的3％-40％，具体的，可根据实际形成的半导体结构进行调整。

作为示例，所述导电层50包括但不限于钨(W)。

当所述存取晶体管导通时，栅极103下方的衬底1中形成水平方向上的第一导电区域，位于导电沟槽402和微沟槽403一侧的衬底1中形成深度方向上的第二导电区域，构成存取晶体管的导电沟道，所述导电沟槽402的深度方向上的最低点高于所述隔离沟槽201的最低点，这将有利用导电区域和非导电区域的绝缘隔离，具体的，所述隔离沟槽深度Z1可根据实际所形成的半导体结构进行调整。

本实用新型的半导体结构中，在靠近有源区的的隔离沟槽底部形成有微沟槽，所述微沟槽在后续填充与栅极连接的导电层后形成一导电区域，进一步增加了导电沟道的宽度，有利于提高存取晶体管的驱动电流和导通电流，解决现有技术中存取晶体管的驱动电流和导通电流降低的问题。

实施例二

本实施例提供一种制造实施例一中所述半导体结构的方法，包括如下步骤：

首先请参阅图1，执行步骤S1：提供一衬底1，在所述衬底上定义出多个用于形成存取晶体管的有源区10以及位于所述有源区外围的隔离区20。作为示例，在所述衬底1上采用化学气相沉积法(CVD)或者其它沉积方法形成刻蚀阻挡层，在本实施例中，刻蚀阻挡层可为先沉积一层垫氧化层，再淀积一层垫氮化层，所述垫氮化层可防止后续刻蚀工艺步骤的过刻蚀，能够保护所述衬底1。

然后请参阅图2-图5，执行步骤S2：形成隔离沟槽201于所述衬底1中，并依次形成第一介质层202a与第二介质层202b于所述隔离沟槽201中，所述隔离沟槽201的位置与所述隔离区20的位置相对应。

在本实施例中，请参阅图2-图3，执行步骤S2-1：于所述衬底1表面淀积形成垫氧化层和垫氮化层(未图示)，然后于所述淀积了垫氧化层和垫氮化层的表面形成图形化硬掩膜层，覆盖所述有源区10且暴露出所述隔离区20，然后采用刻蚀工艺在隔离区20中形成隔离沟槽 201，最后去除所述硬掩膜层。其中，图2显示为所述衬底1形成所述隔离沟槽201步骤后沿XX’方向的剖面结构图。图3显示为在所述衬底1形成隔离沟槽201步骤后沿YY’方向的剖面结构图。

请参阅图4-图5，接着执行步骤S2-2：形成所述第一介质层202a和所述第二介质层202b 于所述离沟槽201中，所述第一介质层202a对第二介质层202b所述的刻蚀选择比大于1，方便在后续工艺中采用一步刻蚀工艺自对准形成所述微沟槽403。其中，图4显示为在所述隔离沟槽201填充了第一介质层202a和第二介质层202b后沿XX’方向的剖面结构图。图5显示为在所述隔离沟槽201填充了第一介质层202a和第二介质层202b后沿XX’方向的剖面结构图。

具体的，在本实施例中，首先采用化学气相沉积法(CVD)或者其它的沉积技术在所述隔离沟槽201的侧壁和底部形成第一介质层202a，然后再利用化学气相沉积法(CVD)或者其它的沉积技术将第二介质层202b沉积在第一介质层202a上且填满所述隔离沟槽201，接着对所述沉积了第二介质层202b后的所述衬底1进行高温退火处理，不仅能提高介质材料的致密度，还可以增加第一介质层202a和第二介质层202b的机械强度。接着进行平坦化处理，具体的，本实施例中可采用化学机械研磨方法对所述沉积了第一介质层202a和所述第二介质层202b所述衬底1进行平坦化处理至垫氮化层，去除多余的第一介质层202a和第二介质层202b。然后去除垫氧化层和垫氮化层，可以减少后续注入工艺的难度。

具体的，所述第一介质层202a的材质包括但不限于硼磷硅玻璃(BPSG)，所述第二介质层的材质包括但不限于氧化硅，所述硼磷硅玻璃(BPSG)较氧化硅软。

具体的，所述硼磷硅玻璃(BPSG)厚度为所述隔离沟槽201宽度的10％-40％。

本实施例中，所述硼磷硅玻璃(BPSG)中B和P原子数目各占4％。

接着执行步骤S3：形成阱区30于所述衬底1中，所述阱区30的深度大于所述微沟槽403 的深度。具体的，通过离子注入工艺，于所述衬底1中注入杂质形成阱区30。

接着参阅图6-图9，执行步骤S4：形成多条字线沟槽40于所述有源区10和所述隔离沟槽201中，所述字线沟槽40包括穿过所述有源区的栅极沟槽401、穿过所述隔离沟槽201的导电沟槽402以及位于所述导电沟槽402的底部两侧并与所述导电沟槽402连通的微沟槽403。

参阅图7，在本实施例中，执行步骤S4：形成图形化掩膜层于具有所述隔离沟槽201的所述衬底1上，使其暴露出所述字线沟槽40区域，然后形成所述导电沟槽402、所述微沟槽403和所述栅极沟槽401于所述衬底1中。

形成图形化掩膜层(未图示)于具有所述隔离沟槽201的衬底1上，使其暴露出所述导字线沟槽40，并通过一步刻蚀工艺自对准形成所述导电沟槽402和所述微沟槽403于所述带有字线图形的衬底1上。具体的，通过一步法刻蚀所述位于字线图形区域的填充了第一介质层BPSG和第二介质层氧化硅的隔离沟槽201得到所述导电沟槽402和所述的微沟槽403，由于所述BPSG较氧化硅软，在采用蚀工艺刻蚀时，所述第一介质层202a对第二介质层202b所述的刻蚀选择比大于1，即所述第一介质层BPSG相比第二介质层氧化硅具有较快的刻蚀速率，故当到达刻蚀终点时，所述第二介质层的顶面高于所述第一介质层的顶面。所述沟槽由所述第一介质层202a、所述第二介质层202b与所述栅极沟槽401下方的衬底1形成一凹槽结构，该凹槽结构即为微沟槽403，即所述微沟槽403位于所述导电沟槽402的底部，并与所述导电沟槽402相通，紧贴所述栅极沟槽下方的衬底1。所述栅极沟槽401也通过刻蚀工艺获得。所述导电沟槽402、微沟槽403和栅极沟槽401可以通过一步刻蚀工艺同时得到，也可以分步刻蚀得到。

请参阅图9，具体的，在所述隔离沟槽201未被所述字线沟槽40穿过的位置，所述第二介质层202b的顶面与所述第一介质层202a的顶面齐平。

具体的，所述微沟槽403的深度为所述导电沟槽402深度的3％-40％，且小于所述形成阱区30时的杂质的掺杂深度。

接着参阅图10-图13，执行步骤S5：依次形成栅介质层1031、功函数层1032及栅极电极层1033于所述字线沟槽40中。

具体的，采用原子沉积法、化学气相沉积法、热氧化工艺在所述字线沟槽40的侧壁和底部形成栅介质层1031。然后再采用原子沉积法或者化学气相沉积法形成功函数层1032，最后再填充栅极电极层1033，接着对所述填充后的字线60进行平坦化处理，使所述字线沟槽40内填充的字线材料的高度一致或接近一致。所述位于字线沟槽40内隔离区20上方的栅极电极层1033为导电层50。在本步骤中，所述微沟槽403也同步填充了栅介质层1031、功函数层1032及栅极电极层1033，故在所述微沟槽403与所述有源区10衬底重叠部分形成一导电区域，即增加了导电沟槽402的宽度，有利用提高晶体管的驱动电流和导通电流。

作为示例，所述栅介质层1031包括但不限于二氧化硅，所述功函数层1032包括但不限于氮化钛，所述栅极电极层1033包括但不限于钨。

执行步骤S6(未图示)，去除所述硅衬底1表面的栅介质层1031，再形成一层垫氧化层，然后形成源极掺杂区101及漏极掺杂区102于所述有源区10内的阱区30内，且所述源极掺杂区101及所述漏极掺杂区102分别位于所述栅极沟槽401的两侧，所形成的源极掺杂区101 及所述漏极掺杂区102深度要小于阱区30的深度，并且在高度方向上至少要部分与栅极103 重合以确保形成晶体管性能。

最后参阅图14，执行步骤S7：采用回刻蚀技术刻蚀所述栅极沟槽401中的栅极电极材料，使所述栅极电极层1033低于所述源极掺杂区101和漏极掺杂区102对应的所述衬底1表面。通过调节刻蚀剂使得对于功函数层1032和栅极电极层1033的刻蚀选择比大于1，使回刻后栅极电极层1033凸出于功函数层1032，有利于提高栅极电极层1033的接触面积。

本实施例的半导体结构的制作方法可以通过一道刻蚀工艺，自对准形成贴靠有源区硅衬底的微沟槽，方便制作出不增加器件大小，而导电沟道宽度增加的存取晶体管，提高存取晶体管的驱动电流和导通电流。

综上所述，本实用新型的半导体结构中，靠近有源区的的隔离沟槽底部形成有微沟槽，所述微沟槽在后续填充与栅极连接的导电层后形成一导电区域，进一步增加了导电沟道的宽度，有利于提高存取晶体管的驱动电流和导通电流，解决现有技术中存取晶体管的驱动电流和导通电流降低的问题。本实用新型的半导体结构的制作方法可以通过一道刻蚀工艺，自对准形成贴靠有源区硅衬底的微沟槽，方便制作出不增加器件大小，而导电沟道宽度增加的存取晶体管，提高存取晶体管的驱动电流和导通电流。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (8)

1.一种半导体结构，其特征在于，包括：

衬底；

隔离沟槽，形成于所述衬底中，以在所述衬底中界定出多个有源区，所述隔离沟槽下部依次填充有第一介质层与第二介质层；

多条字线沟槽，形成于所述有源区和所述隔离沟槽中，所述字线沟槽包括穿过所述有源区的栅极沟槽、穿过所述隔离沟槽的导电沟槽以及位于所述导电沟槽的底部两侧并与所述导电沟槽连通的微沟槽；

栅极，形成于所述栅极沟槽中；

导电层，形成于所述隔离沟槽上部，并填充进所述微沟槽。

2.根据权利要求1所述的半导体结构，其特征在于：所述第一介质层对所述第二介质层的刻蚀选择比大于1。

3.根据权利要求1所述的半导体结构，其特征在于：所述第一介质层包括硼磷硅玻璃，所述第二介质层包括氧化硅。

4.根据权利要求1所述的半导体结构，其特征在于：所述第一介质层位于所述隔离沟槽的侧壁和底部，所述第二介质层形成于所述第一介质层的上方。

5.根据权利要求1所述的半导体结构，其特征在于：在所述隔离沟槽被所述字线沟槽穿过的位置，所述第一介质层顶面低于所述第二介质层顶面，所述第二介质层的顶面低于所述衬底的顶面，在所述隔离沟槽未被所述字线沟槽穿过的位置，所述第二介质层的顶面与所述第一介质层的顶面齐平。

6.根据权利要求1所述的半导体结构，其特征在于：所述第一介质层厚度为隔离沟槽宽度的10％-40％。

7.根据权利要求1所述的半导体结构，其特征在于：所述微沟槽由所述衬底、所述第一介质层及所述第二介质层限定而成，所述微沟槽的深度为所述导电沟槽深度的3％-40％。

8.根据权利要求1所述的半导体结构，其特征在于：所述栅极自下而上包括栅介质层、功函数层及栅极电极层，且所述栅介质层、所述功函数层及所述栅极电极层皆填充于进所述微沟槽中。