CN115036358A - 新型屏蔽栅沟槽mosfet及其制造方法 - Google Patents

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Abstract

本申请公开了一种新型屏蔽栅沟槽MOSFET及其制造方法，属于半导体技术领域。该MOSFET包括：衬垫氧化层，其生长覆盖在沟槽的表面和外延层的表面；氮化硅层，其生长覆盖在衬垫氧化层的表面；场介质层，其生长覆盖在氮化硅层的表面；源极多晶硅，其填充在位于沟槽内的场介质层上，对源极多晶硅进行一次回蚀，使得源极多晶硅的高度小于沟槽的深度，通过回蚀将裸露的场介质层移除，通过二次回蚀将源极多晶硅与未移除的场介质层齐平；隔离氧化层，其在源极多晶硅的顶部氧化形成，并将氮化硅层的上半部分刻蚀掉，直至与隔离氧化层齐平。本申请能够增加隔离氧化层的厚度，优化输入电容，保持器件长期可靠性，且制造成本低，利于大批量生产。

Description

新型屏蔽栅沟槽MOSFET及其制造方法
技术领域
本申请涉及半导体技术领域，特别涉及一种新型屏蔽栅沟槽MOSFET及其制造方法。
背景技术
与传统功率器件相比，屏蔽栅沟槽(Shield Gate Trench，以下简称SGT)采用电荷平衡原理，缓解器件击穿电压和导通电阻之间的矛盾，具有屏蔽栅极沟槽结构的MOSFET的开关速度更快，开关损耗更低，具有更好的器件性能。屏蔽栅沟槽MOSFET的隔离氧化层(Inter Poly Oxide，以下简称IPO)起到了对栅电极和屏蔽电极的隔离作用，若隔离氧化层厚度不足或出现空洞，将对器件的栅源短路电流产生不良影响。现有技术采用高密度等离子体化学气相淀积(HDPCVD)的方法来生长隔离氧化层以避免氧化层厚度不足或出现空洞的现象。但是，由于HDPCVD采用的是淀积和溅射相结合的方法，工艺参数调整不当，会对沟槽顶部拐角形貌造成破坏。
化学机械抛光(Chemical Mechanical Polishing，以下简称CMP)是实现晶圆表面平坦化的关键工艺。与传统的纯机械或纯化学的抛光方法不同，CMP工艺是通过表面化学作用和机械研磨的技术结合来实现晶圆表面微米/纳米级不同材料的去除，从而达到晶圆表面纳米级平坦化。
在传统的一步成型SGT结构中，采用一步成型工艺，既隔离氧化层与栅极氧化层同时形成，因此该隔离氧化层较薄，同时源极多晶硅在左、右、上三个方向被栅极多晶硅包围，造成栅源电容较大。
现有专利(CN111128703A)中的器件采用HDPCVD+CMP工艺的SGT结构，虽然可以解决一步成型SGT的隔离氧化层较薄的问题，但其制造成本较高且工艺比较复杂，不利于产品成本控制和大批量生产。
发明内容
针对现有技术存在的隔离氧化层较薄，栅源极之间的寄生电容大，刻蚀过程等离子会对沟道造成损伤，器件制造成本高且工艺复杂的问题，本申请主要提供一种新型屏蔽栅沟槽MOSFET及其制造方法。
为了解决上述问题，本申请采用的一个技术方案是：提供一种新型屏蔽栅沟槽MOSFET，其包括：
衬底片；外延层，其生长在衬底片上，并在外延层上沉积氧化硅形成硬掩膜；沟槽，其利用沟槽掩膜版在硬掩膜上刻蚀外延层，得到沟槽后移除硬掩膜；衬垫氧化层，其生长覆盖在沟槽的表面和外延层的表面；氮化硅层，其生长覆盖在衬垫氧化层的表面；场介质层，其生长覆盖在氮化硅层的表面；源极多晶硅，其填充在位于沟槽内的场介质层上，对源极多晶硅进行一次回蚀，使得源极多晶硅的高度小于沟槽的深度，通过回蚀将裸露的场介质层移除，通过二次回蚀将源极多晶硅与未移除的场介质层齐平；隔离氧化层，其在源极多晶硅的顶部氧化形成，并将氮化硅层的上半部分刻蚀掉，直至与隔离氧化层齐平；栅极多晶硅，其在隔离氧化层表面生长的栅极氧化层上淀积形成。
可选的，硬掩膜的的厚度范围为0.1um至5um。
可选的，沟槽的深度范围为1um至12um。
可选的，衬垫氧化层的厚度范围在50A至300A。
可选的，氮化硅层的厚度范围在50A至500A。
可选的，隔离氧化层的厚度范围在500A至5000A。
可选的，利用湿法刻蚀工艺去除所述氮化硅层的上半部分。
可选的，经一次回蚀后的所述源极多晶硅的高度小于所述沟槽的深度，并且不小于所述沟槽深度的一半。
可选的，沟槽的深度不大于所述外延层的厚度。
本申请采用的另一个技术方案是：提供一种新型屏蔽栅沟槽MOSFET的制造方法，其包括：
在衬底片上生长一层外延层，在外延层上淀积氧化硅形成硬掩膜；
利用沟槽掩膜版在硬掩膜上刻蚀外延层，得到沟槽后移除硬掩膜；
在沟槽的表面及外延层的表面上生长一层衬垫氧化层，在衬垫氧化层的表面上生长一层氮化硅层，在氮化硅层的表面生长一层场介质层，并在位于沟槽内的场介质层上填充源极多晶硅；
将源极多晶硅的高度回蚀到不小于沟槽深度的一半，通过回蚀将裸露的场介质层移除，通过二次回蚀将源极多晶硅与未移除的场介质层齐平，将源极多晶硅的顶部氧化形成隔离氧化层；
将氮化硅层的顶部湿法刻蚀掉，直至与隔离氧化层齐平，生长一层栅极氧化层，在栅极氧化层上淀积栅极多晶硅并形成栅极，进而最终形成结构完整的MOSFET。
本申请的技术方案可以达到的有益效果是：本申请设计了一种新型屏蔽栅沟槽MOSFET及其制造方法。本申请通过引用氮化硅层保护沟道区，在第二次源极多晶硅刻蚀时，由于沟道被氮化硅层覆盖，刻蚀过程等离子不会对沟道造成损伤，有利于器件长期可靠性；同时由于氮化硅层对沟道处表面的覆盖，使源极多晶硅在氧化时沟道处不会生长氧化层，这使得最终的栅极氧化层和隔离氧化层表现为不同的厚度。本申请提出的新式结构，增大了栅极多晶硅与源极多晶之间隔离氧化层的厚度；并且与传统结构相比，该新式结构在不改变器件的静态特性的情况下大幅度降低器件栅源极之间的寄生电容，从而优化输入电容，优化开关特性；该新式结构工艺简单，制造成本低，与传统SGT工艺兼容，有利于批量生产。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一种新型屏蔽栅沟槽MOSFET的一个具体实施方式的示意图；
图2是本申请一种新型屏蔽栅沟槽MOSFET的的制作方法的一个具体实施方式的示意图；
图3是本申请一种新型屏蔽栅沟槽MOSFET的制作方法的流程图。
通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
下面结合附图对本申请的较佳实施例进行详细阐述，以使本申请的优点和特征能更易于被本领域技术人员理解，从而对本申请的保护范围做出更为清楚明确的界定。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
SGT作为一种新型屏蔽栅沟槽MOSFET结构，其采用电荷平衡原理，缓解器件击穿电压和导通电阻之间的矛盾，SGT拥有特别出色的品质因数(FOM＝RDS*Qg)；屏蔽栅的引用也降低了栅源极之间的寄生电容，改善了MOSFET器件在开关瞬态过程中漏极－源极电压的变化率能力。
本申请的创新点在于通过引用氮化硅(Si3N4)层保护沟道区，在第二次源极多晶刻蚀时，由于沟道被氮化硅(Si3N4)层覆盖，刻蚀过程等离子不会对沟道造成损伤，有利于器件长期可靠性。同时，由于氮化硅(Si3N4)层对沟道处表面硅的覆盖，使源极多晶硅在氧化时沟道处不会生长氧化层，这使得最终的栅氧化层和隔离氧化层表现为不同的厚度。
本申请提出的工艺可根据器件参数需求的不同，调整源极多晶硅的氧化厚度。
下面，以具体的实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面述及的具体的实施例可以相互结合形成新的实施例。对于在一个实施例中描述过的相同或相似的思想或过程，可能在其他某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。
图1示出了本申请一种新型屏蔽栅沟槽MOSFET的具体实施方式。
图1所示的新型屏蔽栅沟槽MOSFET包括：衬底片；外延层，其生长在衬底片上，并在外延层上沉积氧化硅形成硬掩膜；沟槽，其利用沟槽掩膜版在硬掩膜上刻蚀外延层，得到沟槽后移除硬掩膜；衬垫氧化层，其生长覆盖在沟槽的表面和外延层的表面；氮化硅层，其生长覆盖在衬垫氧化层的表面；场介质层，其生长覆盖在氮化硅层的表面；源极多晶硅，其填充在位于沟槽内的场介质层上，对源极多晶硅进行一次回蚀，使得源极多晶硅的高度小于沟槽的深度，通过回蚀将裸露的场介质层移除，通过二次回蚀将源极多晶硅与未移除的场介质层齐平，将源极多晶硅的顶部氧化形成隔离氧化层，将氮化硅层的上半部分刻蚀掉，直至与隔离氧化层齐平；栅极氧化层，其生长在隔离氧化层的表面，和将场介质层和氮化硅层刻蚀后裸露出的衬垫氧化层的表面；栅极多晶硅，其在栅极氧化层上淀积形成。
在该具体实施方式中，在利用传统工艺形成屏蔽栅MOSFET栅源多晶硅之间的隔离氧化层与栅极氧化层时，两个氧化层是同时形成的；利用传统工艺所制作的MOSFET，栅极多晶硅和源极多晶硅之间的隔离氧化层厚度由栅极氧化层的厚度决定，且两个氧化层的厚度不可调节。本申请提出的新型屏蔽栅沟槽MOSFET则是通过引用氮化硅层保护沟道区，使得刻蚀过程等离子不会对沟道造成损伤，有利于器件长期可靠性。同时，由于氮化硅层对沟道处表面的覆盖，使源极多晶硅在氧化时沟道处不会生长氧化层，这使得最终的栅极氧化层和隔离氧化层表现为不同的厚度。
图1所示的新型屏蔽栅沟槽MOSFET包括，衬底片。其是制作屏蔽栅沟槽MOSFET的基础，后续部件均需要在其上生长。
在该具体实施方式中，衬底片是由半导体单晶材料制造而成的晶圆片，其为半导体制作的一个重要步骤，为后续电路刻蚀奠定基础。
图1所示的新型屏蔽栅沟槽MOSFET包括，外延层，其生长在衬底片上，并在外延层上沉积氧化硅形成硬掩膜。该结构是生成新型屏蔽栅沟槽MOSFET的基础，是保证MOSFET器件性能的基本条件。
在该具体实施方式中，在衬底片上生长一层外延层，其中外延层厚度根据漏源极之间的耐压性制定。在外延层的上表面淀积一定厚度的氧化硅，通过该氧化硅在外延层的表面上形成硬掩膜，从而在形成沟槽时保护外延层上的非沟槽区域。
在本申请的一个可选实施例中，硬掩膜的的厚度范围为0.1um至5um。
在该具体实施例中，通过限定硬掩膜的范围，能够保证外延层上的非沟槽区域不被破坏，保证器件的性能。
图1所示的新型屏蔽栅沟槽MOSFET包括，沟槽，其利用沟槽掩膜版在硬掩膜上刻蚀外延层，得到沟槽后移除硬掩膜。能够得到预定位置和预定深度的沟槽，保证在器件制造过程中的精准性和可靠性。
在该具体实施方式中，利用沟槽掩膜版在硬掩膜上定义出沟槽区，在沟槽区刻蚀外延层得到沟槽，预定位置和深度的沟槽能够保证在器件制造过程中的精准性和可靠性，移除硬掩膜能够方便后续步骤的顺利进行。
在本申请的一个可选实施例中，沟槽的深度范围为1um至12um。
在该具体实施例中，通过限定沟槽的范围，能够保证沟槽侧壁在进行后续步骤时不受损伤，进一步保证了器件的性能。
在本申请的一个可选实施例中，沟槽的深度不大于外延层的厚度。
在该具体实施例中，沟槽的深度不大于外延层的厚度，是为保证器件的性能。
图1所示的新型屏蔽栅沟槽MOSFET包括，衬垫氧化层，其生长覆盖在沟槽的表面和外延层的表面。
在该具体实施方式中，在沟槽和外延层的表面生长一层衬垫氧化层，在进行后续步骤时能够很好地保护沟槽和外延层。
在本申请的一个可选实施例中，衬垫氧化层的厚度范围在50A至300A。
在该具体实施例中，限定衬垫氧化层的范围，既能够节省材料，又能够保证外延层和沟槽不被破坏，进一步保证器件的性能。
图1所示的新型屏蔽栅沟槽MOSFET包括，氮化硅层，其生长覆盖在衬垫氧化层的表面。利用氮化硅层保护沟道，利于器件的长期稳定性。
在该具体实施方式中，由于氮化硅层对沟道处表面硅的覆盖，使源极多晶硅在氧化时沟道处不会生长氧化层，这使得最终的栅极氧化层和隔离氧化层表现为不同的厚度。
在本申请的一个可选实施例中，氮化硅层的厚度范围在50A至500A。
在该具体实施例中，在实际操作中，氮化硅层的厚度比衬垫氧化层的厚度厚一些，使得氮化硅层能够很好地保护沟道区。
图1所示的新型屏蔽栅沟槽MOSFET包括，场介质层，其生长覆盖在氮化硅层的表面。通过形成场介质层将源极多晶硅隔离开来，能够保证器件拥有更好的性能。
在该具体实施方式中，在沟槽和非沟槽区域先淀积一层衬垫氧化层，待衬垫氧化层生长好之后，再淀积一层氮化硅层，待氮化硅层生长好之后，再淀积一层氧化膜，作为场介质层，场介质层将源极多晶硅隔离开来，能够保证器件拥有更好的性能。
图1所示的新型屏蔽栅沟槽MOSFET包括，源极多晶硅，其填充在位于沟槽内的场介质层上，对源极多晶硅进行一次回蚀，使得源极多晶硅的高度小于沟槽的深度，通过回蚀将裸露的场介质层移除，通过二次回蚀将源极多晶硅与未移除的场介质层齐平。在回蚀的过程中，由于氮化硅层的保护作用，使得隔离氧化层和后续步骤生长的栅极氧化层的厚度不同，进一步的保证器件的性能。
在该具体实施方式中，由于氮化硅层对沟道处表面硅的覆盖，使源极多晶硅在氧化时沟道处不会生长氧化层，这使得最终的栅极氧化层和隔离氧化层表现为不同的厚度，能够保证器件拥有更好的性能；进一步解决了传统SGT工艺上源极多晶硅在左、右、上三个方向被栅极多晶硅包围，造成栅极和源极之间的寄生电容较大的问题。
需要说明的是，本申请还可根据器件参数需求的不同，调整源极多晶硅的氧化厚度。
在本申请的一个可选实施例中，隔离氧化层的厚度范围在500A至5000A。
在该具体实施例中，通过限定隔离氧化层的厚度，使得隔离氧化层既不会太厚也不会太薄，解决了传统工艺上隔离氧化层较薄的问题。
在本申请的一个可选实施例中，将氮化硅层的上半部分刻蚀掉，包括：利用湿法刻蚀工艺去除氮化硅层的上半部分。
在该具体实施例中，采用湿法刻蚀工艺，使得工艺简单，制造成本低，与传统SGT工艺兼容，有利于批量生产。
在本申请的一个可选实施例中，对源极多晶硅进行一次回蚀，使得源极多晶硅的高度小于沟槽的深度，包括：经一次回蚀后的源极多晶硅的高度小于沟槽的深度，并且不小于沟槽深度的一半。
在该具体实施例中，由于需要对源极多晶硅进行二次回蚀，故在对源极多晶硅进行第一次回蚀时，在保证源极多晶硅的高度不会太低也不会太高的同时，还要保证源极多晶硅的上表面平整，以保证后续步骤在填充栅极多晶硅后能够减少栅源极之间的寄生电容。
图1所示的新型屏蔽栅沟槽MOSFET包括，隔离氧化层，其在源极多晶硅的顶部氧化形成，并将氮化硅层的上半部分刻蚀掉，直至与隔离氧化层齐平。
在该具体实施方式中，隔离氧化层生成之后，由于氮化硅层对沟道处表面硅的覆盖，使源极多晶硅在氧化时沟道处不会生长氧化层，此时需要将氮化硅的上半部分刻蚀掉，才能淀积栅极氧化层，这能够使得最终的栅极氧化层和隔离氧化层表现为不同的厚度。
图1所示的新型屏蔽栅沟槽MOSFET包括，栅极多晶硅，其在隔离氧化层表面生长的栅极氧化层上淀积形成。该结构能够进一步保证器件的性能，使制造所得到的MOSFET性能更好。
在该具体实施方式中，在隔离氧化层的表面，和将场介质层和氮化硅层刻蚀后裸露出的衬垫氧化层的表面生长一层栅极氧化层，为栅极多晶硅的淀积提供基础；通过在栅极氧化层上淀积栅极多晶硅能够保证器件的可靠性，杜绝非必要的电交流，本申请能够提高氧化层质量，从而降低栅极漏电压和寄生电容，提高器件可靠性。
根据实际仿真结果显示，在击穿电压和面电阻基本相同的情况下，本申请提出的新式SGT结构的种新型屏蔽栅沟槽MOSFET的输入电容(Ciss)，与采用HDPCVD+CMP工艺形成的SGT结构的输入电容接近。但相比于HDPCVD+CMP工艺，本申请提出的结构制造工艺更简单，更加利于批量生产。
本申请提出的新型屏蔽栅沟槽结构采用电荷平衡原理，缓解MOSFET器件击穿电压和导通电阻之间的矛盾，降低了栅源极之间的寄生电容，改善了MOSFET器件在开关瞬态过程中漏极－源极电压的变化率能力；能在器件其他参数都无变化的情况下大幅度优化输入电容，降低栅源漏电流，并且在无需增加光刻版的情况下，通过传统工艺最小的变动来达到输入电容的最佳化；本申请提出的新型屏蔽栅器件与HDPCVD+CMP工艺的SGT器件的性能接近，但工艺简单，有利于成本控制和大批量生产；通过引用氮化硅层保护沟道区，在第二次源极多晶刻蚀时，由于沟道被氮化硅层覆盖，刻蚀过程等离子不会对沟道造成损伤，有利于器件长期可靠性。同时，由于氮化硅层对沟道处表面硅的覆盖，使源极多晶硅在氧化时沟道处不会生长氧化层，这使得最终的栅极氧化层和隔离氧化层表现为不同的厚度。此种工艺方法还可根据器件参数需求的不同，调整源极多晶的氧化厚度。
图2示出了本申请一种新型屏蔽栅沟槽MOSFET的制造方法的一个具体实施方式。
在图2所示的具体实施方式中，新型屏蔽栅沟槽MOSFET的制造方法主要包括：
步骤201，在衬底片上生长一层外延层，在外延层上淀积氧化硅形成硬掩膜；
步骤202，利用沟槽掩膜版在硬掩膜上刻蚀外延层，得到沟槽后移除硬掩膜；
步骤203，在沟槽的表面及外延层的表面上生长一层衬垫氧化层，在衬垫氧化层的表面上生长一层氮化硅层，在氮化硅层的表面生长一层场介质层，并在位于沟槽内的场介质层上填充源极多晶硅；
步骤204，将源极多晶硅的高度回蚀到不小于沟槽深度的一半，通过回蚀将裸露的场介质层移除，通过二次回蚀将源极多晶硅与未移除的场介质层齐平，将源极多晶硅的顶部氧化形成隔离氧化层；
步骤205，将氮化硅层的顶部湿法刻蚀掉，直至与隔离氧化层齐平，生长一层栅极氧化层，在栅极氧化层上淀积栅极多晶硅并形成栅极，进而最终形成结构完整的MOSFET。
在该具体实施方式中，在衬底片上生长外延层，在外延层上淀积氧化硅形成硬掩膜，并通过沟槽掩膜版在硬掩膜上刻蚀外延层，得到沟槽后，移除硬掩膜，这属于常规操作步骤；在沟槽和外延层的表面淀积一层衬垫氧化层，而后再淀积一层氮化硅层，最后再淀积一层场介质层，为沟道进行全面保护；对填充在场介质层的源极多晶硅进行二次回蚀，在二次回蚀的过程中还需要将多余的场介质层刻蚀掉，进一步保证生产得到的MOSFET拥更好性能，并且可以根据器件参数需求的不同，调整源极多晶硅的氧化厚度；将源极多晶硅的顶部氧化形成隔离氧化层，增大了栅极多晶硅与源极多晶之间隔离氧化层的厚度；通过将氮化硅层刻蚀掉，再生长一层栅极氧化层，在栅极氧化层上淀积栅极多晶硅最终形成栅极，进而最终形成结构完整的MOSFET。本方案能够能在器件其他参数都无变化的情况下大幅度优化输入电容，降低栅源漏电现象，并且工艺简单，有利于成本控制和大批量生产。
图3示出了本申请的一种新型屏蔽栅沟槽MOSFET的制造方法的具体流程。
在图3所示的具体流程中，首先对生长在衬底片上的外延层进行沟槽蚀刻，利用沟槽掩膜版在硬掩膜上刻蚀外延层，得到沟槽，并且得到沟槽后将硬掩膜去除掉，其中硬掩膜的厚度范围在0.1um至5um之间，沟槽的深度范围在1um至12um之间。其次在沟槽和外延层的表面进行淀积，先淀积一层衬垫氧化层，其厚度范围在50A至300A之间，再淀积一层氮化硅为氮化硅层，其厚度范围在50A至500A之间，最后淀积一层场氧化层，作为场介质层，其厚度范围在500A至5000A之间。然后在场介质层中填充源极多晶硅以及源极多晶硅回蚀，先在处于沟槽内的场介质层填充源极多晶硅，并通过对源极多晶硅进行第一次回蚀，得到高度适合的源极多晶硅，以及源极多晶硅的上表面平齐。然后场介质层回蚀，将位于沟槽区和位于非沟槽区的裸露的场介质层进行回蚀，让源极多晶硅漏出部分。对源极多晶硅进行第二次回蚀，使得源极多晶硅与经回蚀的场介质层等高度。对源极多晶硅的顶部进行氧化，得到隔离氧化层。通过对氮化硅层的顶部进行湿法刻蚀，去除部分氮化硅层，而后在位于沟槽内的隔离氧化层的上方生长一层栅极氧化层，通过在栅极氧化层上淀积栅极多晶硅形成栅极，最终形成结构完整的MOSFET器件。
本申请提供的新型屏蔽栅沟槽MOSFET的制造方法，可用于执行上述任一实施例描述的新型屏蔽栅沟槽MOSFET，其实现原理和技术效果类似，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的器件和方法，可以通过其它的方式实现。例如，以上所描述的器件实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种新型屏蔽栅沟槽MOSFET，其特征在于，包括：
衬底片；
外延层，其生长在所述衬底片上，并在所述外延层上沉积氧化硅形成硬掩膜；
沟槽，其利用沟槽掩膜版在所述硬掩膜上刻蚀所述外延层，得到所述沟槽后移除所述硬掩膜；
衬垫氧化层，其生长覆盖在所述沟槽的表面和所述外延层的表面；
氮化硅层，其生长覆盖在所述衬垫氧化层的表面；
场介质层，其生长覆盖在所述氮化硅层的表面；
源极多晶硅，其填充在位于所述沟槽内的所述场介质层上，对所述源极多晶硅进行一次回蚀，使得所述源极多晶硅的高度小于所述沟槽的深度，通过回蚀将裸露的所述场介质层移除，通过二次回蚀将所述源极多晶硅与未移除的所述场介质层齐平；
隔离氧化层，其在所述源极多晶硅的顶部氧化形成，并将所述氮化硅层的上半部分刻蚀掉，直至与所述隔离氧化层齐平；
栅极多晶硅，其在所述隔离氧化层表面生长的栅极氧化层上淀积形成。
2.根据权利要求1所述的新型屏蔽栅沟槽MOSFET，其特征在于，
所述硬掩膜的的厚度范围为0.1um至5um。
3.根据权利要求1所述的新型屏蔽栅沟槽MOSFET，其特征在于，
所述沟槽的深度范围为1um至12um。
4.根据权利要求1所述的新型屏蔽栅沟槽MOSFET，其特征在于，
所述衬垫氧化层的厚度范围在50A至300A。
5.根据权利要求1所述的新型屏蔽栅沟槽MOSFET，其特征在于，
所述氮化硅层的厚度范围在50A至500A。
6.根据权利要求1所述的新型屏蔽栅沟槽MOSFET，其特征在于，
所述隔离氧化层的厚度范围在500A至5000A。
7.根据权利要求1所述的新型屏蔽栅沟槽MOSFET，其特征在于，所述将所述氮化硅层的上半部分刻蚀掉，包括：
利用湿法刻蚀工艺去除所述氮化硅层的上半部分。
8.根据权利要求1所述的新型屏蔽栅沟槽MOSFET，其特征在于，所述对所述源极多晶硅进行一次回蚀，使得所述源极多晶硅的高度小于所述沟槽的深度，包括：
经一次回蚀后的所述源极多晶硅的高度小于所述沟槽的深度，并且不小于所述沟槽深度的一半。
9.根据权利要求1所述的新型屏蔽栅沟槽MOSFET，其特征在于，
所述沟槽的深度不大于所述外延层的厚度。
10.一种新型屏蔽栅沟槽MOSFET的制造方法，其特征在于，包括：
在衬底片上生长一层外延层，在所述外延层上淀积氧化硅形成硬掩膜；
利用沟槽掩膜版在所述硬掩膜上刻蚀所述外延层，得到所述沟槽后移除所述硬掩膜；
在所述沟槽的表面及所述外延层的表面上生长一层衬垫氧化层，在所述衬垫氧化层的表面上生长一层氮化硅层，在所述氮化硅层的表面生长一层场介质层，并在位于所述沟槽内的所述场介质层上填充源极多晶硅；
将所述源极多晶硅的高度回蚀到不小于所述沟槽深度的一半，通过回蚀将裸露的所述场介质层移除，通过二次回蚀将所述源极多晶硅与未移除的所述场介质层齐平，将所述源极多晶硅的顶部氧化形成隔离氧化层；
将所述氮化硅层的顶部湿法刻蚀掉，直至与所述隔离氧化层齐平，生长一层栅极氧化层，在所述栅极氧化层上淀积栅极多晶硅并形成栅极，进而最终形成结构完整的MOSFET。
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CN116544186A (zh) * 2023-07-06 2023-08-04 捷捷微电(南通)科技有限公司 一种sgt-mosfet的制造方法及sgt-mosfet
CN117832093A (zh) * 2024-03-04 2024-04-05 江苏应能微电子股份有限公司 一种屏蔽闸沟槽式功率金属氧化物半导体制备方法及器件

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116544186A (zh) * 2023-07-06 2023-08-04 捷捷微电(南通)科技有限公司 一种sgt-mosfet的制造方法及sgt-mosfet
CN117832093A (zh) * 2024-03-04 2024-04-05 江苏应能微电子股份有限公司 一种屏蔽闸沟槽式功率金属氧化物半导体制备方法及器件
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