CN110854022A - 沟槽栅半导体器件及其制备方法 - Google Patents
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Abstract
本申请涉及一种沟槽栅半导体器件及其制备方法，该制备方法包括：提供半导体基底，在基底上开设沟槽，沟槽具有底槽以及自底槽顶部向上延伸以增大开口的顶槽，底槽具有第一侧壁，顶槽具有第二侧壁，第一侧壁的延伸方向与半导体基底上表面之间的夹角大于第二侧壁的延伸方向与半导体基底上表面之间的夹角；在沟槽内壁形成栅介质层；在沟槽内填入栅导电层。通过将沟槽设计为漏斗状，可以避免对沟槽进行填充时出现空洞和细缝。
Description
技术领域
本申请涉及半导体领域，尤其涉及一种沟槽栅半导体器件及其制备方法。
背景技术
在半导体器件中，为增大电流密度，通常使用沟槽栅。在形成沟槽栅的具体工艺制程中，需要先开设沟槽，然后对沟槽进行填充，形成沟槽栅。由于沟槽一般具有较高的深宽比，常规沟槽的深宽比为7～10，由于深宽比较高，在对沟槽进行填充的过程中，容易出现填充物提前闭合、导致沟槽栅存在空洞或者细缝，影响器件性能。
目前，已有以下几种方式避免空洞或细缝：
第一种方式：提高沟槽侧壁的倾斜度，使沟槽开口从底部至顶部逐渐增大。这种方式虽然能够解决空洞和细缝的问题，但是，沟槽侧壁过于倾斜，会影响电场分布均匀性，从而影响器件的可靠性。尤其对具有高深宽比(＞10)的沟槽结构产品，受影响更大。
第二种方式：对沟槽进行多次填充。这种方式也能解决空洞和细缝的问题，然而，多次填充的工艺较为繁杂，且填充结构上表面平整度较差，同样会影响器件的可靠性。
发明内容
基于此，有必要针对目前在形成沟槽栅的过程中，对沟槽进行填充时容易出现细缝或者空洞的技术问题，提出一种新的沟槽栅半导体器件及其制备方法。
一种沟槽栅半导体器件制备方法，包括：
提供半导体基底，在所述基底上开设沟槽，所述沟槽具有底槽以及自底槽顶部向上延伸以增大开口的顶槽，所述底槽具有第一侧壁，所述顶槽具有第二侧壁，所述第一侧壁的延伸方向与所述半导体基底上表面之间的夹角大于所述第二侧壁的延伸方向与所述半导体基底上表面之间的夹角；
在所述沟槽内壁形成栅介质层；
在所述沟槽内填入栅导电层。
在其中一个实施例中，所述在所述沟槽内填入栅导电层，包括：
通过沉积工艺沉积导电材料，所述导电材料填充所述沟槽并覆盖所述半导体基底；
去除所述半导体基底上以及所述沟槽顶部的部分导电材料，保留的导电材料形成所述栅导电层。
在其中一个实施例中，所述去除所述半导体基底以及所述沟槽顶部的部分导电材料，包括：
通过各向同性干法刻蚀，平坦化所述基底上方的导电材料；
回刻所述导电材料，去除基底上方的导电材料；
刻蚀所述沟槽内的导电材料，去除所述沟槽顶部的部分导电材料，保留的导电材料形成栅导电层。
在其中一个实施例中，所述导电材料包括多晶硅，所述各向同性干法刻蚀的刻蚀剂包括四氟甲烷和氧气。
在其中一个实施例中，所述栅介质层为栅氧层；
在所述沟槽内壁形成栅介质层，包括：通过热氧化工艺在所述沟槽内壁形成栅介质层并同时在所述基底表面形成栅介质层；
所述回刻所述导电材料，包括：通过干法刻蚀工艺回刻所述导电材料，检测刻蚀反应产物的信号强度，根据刻蚀导电材料和刻蚀栅介质层所生成的反应产物的信号强度的不同，识别刻蚀终点，使回刻终止于所述基底上的栅介质层。
在其中一个实施例中，还包括：
在所述沟槽两侧的半导体基底上表层形成与所述沟槽接触的源区或发射区，所述源区或发射区的深度超过所述第二侧壁的深度。
在其中一个实施例中，所述栅导电层位于所述底槽内，所述栅导电层的上表面与所述第一侧壁的顶端齐平。
在其中一个实施例中，所述第二侧壁的延伸方向与所述半导体基底上表面的夹角范围为76°～80°，所述第一侧壁的延伸方向与所述半导体基底上表面的夹角范围为89°～90°。
在其中一个实施例中，所述底槽的深宽比大于10。
上述沟槽栅半导体器件制备方法，通过设计特殊的沟槽形貌，将沟槽分为底槽和顶槽两部分，底槽具有第一侧壁，而顶槽具有第二侧壁，第一侧壁的延伸方向与半导体基底上表面之间的夹角大于第二侧壁的延伸方向与半导体基底上表面之间的夹角。在本申请中，通过设置顶槽增大沟槽开口，使沟槽整体呈漏斗状，由此可以在对沟槽进行填充时避免出现提前闭合的现象，使填充的导电材料内不会出现空洞或者细缝，且不需要通过多次沉积工艺，工艺步骤简单。
一种沟槽栅半导体器件，包括：
半导体基底；
沟槽栅，包括开设于所述半导体基底内的沟槽和填充于所述沟槽内的栅介质层和栅导电层，其中，所述沟槽具有底槽以及自底槽顶部向上延伸以增大开口的顶槽，所述底槽具有第一侧壁，所述顶槽具有第二侧壁，所述第一侧壁的延伸方向与所述半导体基底上表面之间的夹角大于所述第二侧壁的延伸方向与所述半导体基底上表面之间的夹角；所述栅导电层的上表面与所述第一侧壁的顶端齐平，所述栅介质层形成于所述栅导电层与所述沟槽内壁之间。
上述沟槽栅半导体器件，其沟槽分为底槽和顶槽两部分，底槽具有第一侧壁，而顶槽具有第二侧壁，通过顶槽增大沟槽开口，，使沟槽整体呈漏斗状，有利于在对沟槽进行填充时避免在导电材料内形成孔洞或细缝。同时，藉由顶槽可以避免填充时导电材料提前闭合，因此底槽的第一侧壁可以设计为接近垂直，且栅导电层仅填充于底槽内并与底槽的顶端齐平，即仅在底槽内形成沟槽栅，沟槽栅侧壁倾斜程度较小，既能优化电场分布，又保证了栅极的有效工作长度。
附图说明
图1为本申请一实施例中沟槽栅半导体器件制备方法的步骤流程图；
图2a～2h为本申请一实施例中沟槽栅半导体器件制备方法相关步骤对应的结构剖视图。
标号说明
100半导体基底；110漂移区；120体区；130掺杂区；211第一侧壁；212第二侧壁；220栅介质层；230导电材料；231栅导电层；300层间介质层；410接触孔。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
如图2所示，沟槽栅半导体器件制备方法包括以下步骤：
步骤S100：提供半导体基底，在所述基底上开设沟槽，所述沟槽具有底槽以及自底槽顶部向上延伸以增大开口的顶槽，所述底槽具有第一侧壁，所述顶槽具有第二侧壁，所述第一侧壁的延伸方向与所述半导体基底上表面之间的夹角大于所述第二侧壁的延伸方向与所述半导体基底上表面之间的夹角。
如图2a所示，提供半导体基底100，在半导体基底100上开设沟槽。沟槽具有第一侧壁121和自第一侧壁121向沟槽顶部延伸以增大开口的第二侧壁122，也即，第一侧壁121的延伸方向与半导体基底100上表面之间的夹角大于第二侧壁122的延伸方向与半导体基底100上表面之间的夹角，其中，半导体基底100上表面指的是半导体基底100开设沟槽的表面，第一侧壁121和第二侧壁122连成一体，使沟槽呈漏斗状。其中，位于第二侧壁122下方的、由第一侧壁121围成的沟槽部分为底槽，位于底槽上方的、由第二侧壁122围成的沟槽部分为顶槽，即顶槽位于底槽上方，顶槽的开口宽度大于底槽的开口宽度。具体的，半导体基底100可以为外延衬底或者非外延衬底。
步骤S200：在所述沟槽内壁形成栅介质层。
如图2b所示，在开设沟槽后，在沟槽内壁形成栅介质层220。在一实施例中，栅介质层220为氧化层，具体可通过热氧化工艺同时在沟槽内壁和半导体基底100的表面形成一层栅氧层。
步骤S300：在所述沟槽内填入栅导电层。
在形成栅介质层220后，在沟槽内填入栅导电层。具体的，栅导电层选用多晶硅。
通过步骤S100～S300，便可形成半导体器件的沟槽栅。在此过程中，通过设计特殊的沟槽形貌，将沟槽分为底槽和顶槽两部分，底槽具有第一侧壁，而顶槽具有第二侧壁以增大沟槽开口，第一侧壁的延伸方向与半导体基底上表面之间的夹角大于第二侧壁的延伸方向与半导体基底上表面之间的夹角，使沟槽整体呈漏斗状，由此可以在对沟槽进行填充时避免出现提前闭合的现象，使填充的导电材料内不会出现空洞或者细缝，且不需要通过多次沉积工艺，工艺步骤简单。
在一实施例中，仅在底槽形成栅导电层，栅导电层的上表面与第一侧壁211的顶端齐平。在本实施例中，由于第二侧壁相对于垂直方向的倾斜程度较大，对电场分布的影响较大，而底槽的第一侧壁相对于垂直方向的倾斜程度较小，在工艺条件允许的情况下，可形成垂直的第二侧壁，第二侧壁对电场分布的影响较小，栅导电层仅填充在底槽内并与底槽的顶端齐平，即仅在底槽内形成沟槽栅，沟槽栅侧壁倾斜程度较小，既能优化电场分布，又保证了栅极的有效工作长度。
在一实施例中，在沟槽内填入栅导电层，具体可通过以下几个步骤实现：
步骤S310：通过沉积工艺沉积导电材料，所述导电材料填充所述沟槽并覆盖所述半导体基底。
如图2c所示，通过沉积工艺沉积一定厚度的导电材料230，导电材料230的高度高于半导体基底100的顶面，使导电材料230填充沟槽并覆盖半导体基底100的顶面，此时，沟槽上方的导电材料高度低于基底上方的导电材料的高度，使的导电材料230的上表层凹凸不平。
步骤S320：去除所述半导体基底上以及所述沟槽顶部的部分导电材料，保留的导电材料形成栅导电层。
在一实施例中，去除沟槽顶部的部分导电材料，具体为去除顶槽的导电材料，保留底槽内的导电材料，使导电材料的上表面与第一侧壁211的顶端齐平，保留的导电材料即为栅导电层。
具体的，步骤S320可细分为以下几个步骤：
步骤S321：通过各向同性干法刻蚀，平坦化所述基底上方的导电材料。
如图2d所示，由于导电材料230的上表面不平整，先进行平坦化处理。在本实施例中，利用各向同性的刻蚀机台，对导电材料进行干法刻蚀，在刻蚀过程中，相对高度较高的导电材料刻蚀速度更快，因此，当刻蚀达到一定时间时会大幅度消除导电材料上表面凹凸不平的形貌，使导电材料上表面平整。具体的，上述导电材料230为多晶硅，该各向同性的干法刻蚀所使用的刻蚀剂包括四氟甲烷和氧气，其中，四氟甲烷作为多晶硅的主刻蚀气体，作用是刻蚀多晶硅，在刻蚀多晶硅的过程中，会产生聚合物附着于凹槽侧壁处，因此，加入一定的氧气，可以消耗该聚合物，减弱聚合物对侧壁的保护，实现各向同性刻蚀，使导电材料230的上表面逐渐趋于平整。
步骤S322：回刻所述导电材料，去除基底上方的导电材料。
在经过步骤S321的平坦化处理后，半导体基底100上的导电材料230还具有一定的厚度，因此，需继续回刻该导电材料230，去除半导体基底100上的导电材料230。在一具体的实施例中，半导体基底100上表面形成有栅介质层220时，可采用干法刻蚀工艺进行回刻，此时，回刻的刻蚀剂可选用氯气和溴化氢。在回刻过程中，实时检测刻蚀反应产物的信号强度，当栅介质层220上的导电材料230被刻蚀掉后，刻蚀设备接触到栅介质层220，刻蚀导电材料230和刻蚀栅介质层220所得反应产物的信号强度不同，刻蚀设备通过检测刻蚀过程反应产物信号强度的不同，判断是否达到刻蚀终点，从而使步回刻终止于基底上的栅介质层。如图2e所示，通过步骤S322，可刻蚀掉半导体基底100上的导电材料230，剩余沟槽内的导电材料230。在其他实施例中，也可采用化学机械研磨(CMP)工艺进行回刻。
步骤S323：刻蚀所述沟槽内的导电材料，去除所述沟槽顶部的部分导电材料，保留的导电材料形成栅导电层。
如图2f所示，继续对沟槽内的导电材料230进行刻蚀，去除沟槽顶部的部分导电材料230，使沟槽内的导电材料的上表面下降至一目标位置，形成栅导电层231。在一实施例中，该目标位置即为与第一侧壁211的顶端齐平的平面。在此步骤中，为了确保栅导电层231的上表面处于目标位置，如与第一侧壁211的顶端齐平，需精确控制此步骤的刻蚀时间。具体的，该刻蚀时间是通过对去除半导体基底100上的导电材料后所得结构(如图2e所示结构)进行多次不同刻蚀时间的窗口测试确定的。需要说明的是，由于步骤S323中，一旦刻蚀时间确定，在批量生产的过程中，进行步骤S323时，都基本会采用统一的刻蚀时间。在步骤S323中，定义刻蚀前后导电材料的上表面具有初始位置和目标位置，为了保证经刻蚀后导电材料的上表面处于目标位置，需要保证在刻蚀前，沟槽内导电材料的位置位于初始位置，而通过步骤S321和步骤S322，正是为了在批量生产中，使得各个产品在进行步骤S323时，导电材料被刻蚀前的上表面都处于上述初始位置，从而保证经过一定时间的刻蚀后，导电材料的上表面的位置下降至目标位置，得到栅导电层231。
在一实施例中，步骤S322和步骤S323是在同一刻蚀环境中进行刻蚀，即刻蚀剂和刻蚀参数相同，从步骤S322到步骤S323，不需要调节刻蚀参数继续刻蚀。在同一刻蚀环境中，先使通过终点检测方式识别刻蚀到达基底上的栅介质层处，然后继续刻蚀一定的刻蚀时间，该刻蚀时间为上述窗口测试所确定的时间，完成刻蚀。
在一实施例中，上述第一侧壁121的延伸方向与半导体基底100上表面之间的夹角范围为89°～90°，优选的，第一侧壁121与半导体基底100上表面相互垂直，以尽量减小沟槽栅侧壁的倾斜度，从而减小对器件电场分布的影响。其中，半导体基底100的上表面指的是开设沟槽的表面。上述第二侧壁122的延伸方向与半导体基底100上表面之间的夹角为θ，可选76°≤θ≤80°。在此角度范围内，既能够保证在进行填充时避免提前闭合，也不会过于倾斜而使沟槽开口较大，占用太大面积。具体的，由上述第二侧壁122围成的顶槽的深度范围可为0.4μm～0.6μm，具体可选0.5μm。在一实施例中，由上述第一侧壁121围成的底槽的深宽比大于10。具体的，底槽的深度范围可为3.4μm～3.6μm，具体可选3.5μm；底槽的开口宽度范围可为0.330μm～0.340μm，具体可选0.334μm。
在一实施例中，在形成沟槽栅后，还需进行以下步骤：
步骤S400：在所述沟槽两侧的半导体基底上表层形成与所述沟槽接触的掺杂区，所述掺杂区为源区或发射区，所述掺杂区的深度超过所述第二侧壁的深度。
在一实施例中，如图2g所示，可在半导体基底100内形成漂移区110和体区120，体区120可以在形成沟槽之前形成，也可在形成沟槽之后形成。其中，漂移区110具有第一导电类型，体区120具有第二导电类型，第一导电类型与第二导电类型相反，如第一导电类型为P型，第二导电类型为N型，或第一导电类型为N型，第二导电类型为P型。沟槽贯穿体区120并延伸至漂移区110内。在形成沟槽栅后，器件工作时在体区内形成导通沟道。
如图2g所示，先去除栅导电层230上方沟槽内壁上的栅氧层和半导体基底100上的栅氧层，暴露出半导体基底100的上表面，然后对半导体基底100进行掺杂，在半导体基底100的上表层形成掺杂区130，掺杂区130可为源区或者发射区，掺杂区130的深度超过第二侧壁212的深度，由此保证在沟槽栅两侧形成导通沟道。
进一步的，在步骤S400之后，还包括：
步骤S500：形成覆盖所述沟槽和所述半导体基底的层间介质层，在相邻沟槽之间的层间介质层上开设通孔，形成与所述掺杂区接触的电极接触孔。
如图2h所示，利用沉积工艺沉积一层层间介质层300，层间介质层300覆盖沟槽和半导体基底100的上表面，然后在层间介质层300上开设通孔并进行导电物质的填充，形成于掺杂区130接触的接触孔410，通过接触孔410，可以实现掺杂区130与电极的电连接。在一实施例中，通孔一般开设于两沟槽之间的中间位置，在上述开设通孔的过程中，涉及到光刻对准工艺，而受对准精度的限制，通孔的实际位置与中间位置会存在偏差，偏差较大时还有可能使得接触孔与栅导电层接触。在本申请中，沟槽具有第二侧壁，通过第二侧壁增大开口，既能减小光刻对准的偏差，顶槽内填充有层间介质层，还能增大接触孔410与栅导电层的隔离效果。
在一实施例中，半导体基底100包括漂移区110和体区120，上述掺杂区130具体形成于体区120的上表面，漂移区110和掺杂区130具有第一导电类型，体区120具有第二导电类型，通过沟槽栅，在体区120内形成导通沟道，使得掺杂区130和漂移区110导通。
在一实施例中，上述沟槽栅半导体器件可为金属氧化物半导体场效应管(MOSFET)，此时，上述掺杂区130可为源区，金属氧化物半导体场效应管的漏区可形成于半导体基底100的背面。在另一实施例中，上述沟槽栅半导体器件也可为绝缘栅双极型晶体管(IGBT)，此时，上述掺杂区130为发射区，绝缘栅双极型晶体管还具有形成于半导体基底背面的缓冲区和集电区。
本申请还涉及一种沟槽栅半导体器件。
如图2h所示，沟槽栅半导体器件包括半导体基底100和形成于半导体基底100内的沟槽栅。其中，沟槽栅包括开设于半导体基底100内的沟槽和填充于沟槽内的栅介质层220和栅导电层231。具体的，沟槽具有底槽以及自底槽顶部向上延伸以增大开口的顶槽，底槽具有第一侧壁211，顶槽具有第二侧壁212，第一侧壁211的延伸方向与半导体基底100上表面之间的夹角大于第二侧壁212的延伸方向与半导体基底100上表面之间的夹角，栅导电层231的上表面与第一侧壁211的顶端齐平，栅介质层220形成于栅导电层231与沟槽内壁之间。
上述沟槽栅半导体器件，通过沟槽栅，可以形成垂直导通沟道，以增大沟道电流密度。其中，形成沟槽栅的沟槽具有位于底部的第一侧壁和位于顶部的第二侧壁，以形成漏斗状，避免在形成栅导电层时出现细缝或者空洞。同时，藉由顶槽可以避免填充时导电材料提前闭合，因此底槽的第一侧壁可以设计为接近垂直，且栅导电层仅填充于底槽内并与底槽的顶端齐平，即仅在底槽内形成沟槽栅，沟槽栅侧壁倾斜程度较小，既能优化电场分布，又保证了栅极的有效工作长度。
在一实施例中，沟槽栅两侧的半导体基底上表层形成有掺杂区130，掺杂区130可为源区或发射区，掺杂区与沟槽栅结构且掺杂区的深度大于第二侧壁的深度，以保证在沟槽栅两侧形成导通沟道，以实现电流导通。
在一实施例中，位于栅导电层231上方的沟槽内填充有层间介质层300，接触孔410贯穿层间介质层300与掺杂区130接触，通过沟槽内的层间介质层，可以增强沟槽栅与接触孔的隔离效果。
以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种沟槽栅半导体器件制备方法，其特征在于，包括：
提供半导体基底，在所述基底上开设沟槽，所述沟槽具有底槽以及自底槽顶部向上延伸以增大开口的顶槽，所述底槽具有第一侧壁，所述顶槽具有第二侧壁，所述第一侧壁的延伸方向与所述半导体基底上表面之间的夹角大于所述第二侧壁的延伸方向与所述半导体基底上表面之间的夹角；
在所述沟槽内壁形成栅介质层；
在所述沟槽内填入栅导电层。
2.如权利要求1所述的制备方法，其特征在于，所述在所述沟槽内填入栅导电层，包括：
通过沉积工艺沉积导电材料，所述导电材料填充所述沟槽并覆盖所述半导体基底；
去除所述半导体基底上以及所述沟槽顶部的部分导电材料，保留的导电材料形成所述栅导电层。
3.如权利要求2所述的制备方法，其特征在于，所述去除所述半导体基底以及所述沟槽顶部的部分导电材料，包括：
通过各向同性干法刻蚀，平坦化所述基底上方的导电材料；
回刻所述导电材料，去除基底上方的导电材料；
刻蚀所述沟槽内的导电材料，去除所述沟槽顶部的部分导电材料，保留的导电材料形成栅导电层。
4.如权利要求3所述的制备方法，其特征在于，所述导电材料包括多晶硅，所述各向同性干法刻蚀的刻蚀剂包括四氟甲烷和氧气。
5.如权利要求3所述的制备方法，其特征在于，所述栅介质层为栅氧层；
在所述沟槽内壁形成栅介质层，包括：通过热氧化工艺在所述沟槽内壁形成栅介质层并同时在所述基底表面形成栅介质层；
所述回刻所述导电材料，包括：通过干法刻蚀工艺回刻所述导电材料，检测刻蚀反应产物的信号强度，根据刻蚀导电材料和刻蚀栅介质层所生成的反应产物的信号强度的不同，识别刻蚀终点，使回刻终止于所述基底上的栅介质层。
6.如权利要求1所述的制备方法，其特征在于，还包括：
在所述沟槽两侧的半导体基底上表层形成与所述沟槽接触的掺杂区，所述掺杂区为源区或发射区，所述掺杂区的深度超过所述第二侧壁的深度。
7.如权利要求1所述的制备方法，其特征在于，所述栅导电层位于所述底槽内，所述栅导电层的上表面与所述第一侧壁的顶端齐平。
8.如权利要求1至7任一项所述的制备方法，其特征在于，所述第二侧壁的延伸方向与所述半导体基底上表面的夹角范围为76°～80°，所述第一侧壁的延伸方向与所述半导体基底上表面的夹角范围为89°～90°。
9.如权利要求1至7任一项至所述的制备方法，其特征在于，所述底槽的深宽比大于10。
10.一种沟槽栅半导体器件，其特征在于，包括：
半导体基底；
沟槽栅，包括开设于所述半导体基底内的沟槽和填充于所述沟槽内的栅介质层和栅导电层，其中，所述沟槽具有底槽以及自底槽顶部向上延伸以增大开口的顶槽，所述底槽具有第一侧壁，所述顶槽具有第二侧壁，所述第一侧壁的延伸方向与所述半导体基底上表面之间的夹角大于所述第二侧壁的延伸方向与所述半导体基底上表面之间的夹角；所述栅导电层的上表面与所述第一侧壁的顶端齐平，所述栅介质层形成于所述栅导电层与所述沟槽内壁之间。
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|---|---|---|---|
| CN201911006119.9A CN110854022A (zh) | 2019-10-22 | 2019-10-22 | 沟槽栅半导体器件及其制备方法 |
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| CN201911006119.9A CN110854022A (zh) | 2019-10-22 | 2019-10-22 | 沟槽栅半导体器件及其制备方法 |
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| CN (1) | CN110854022A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112133628A (zh) * | 2020-09-29 | 2020-12-25 | 上海华虹宏力半导体制造有限公司 | 改善屏蔽栅表面粗糙的方法 |
| CN113299767A (zh) * | 2021-05-21 | 2021-08-24 | 江苏东海半导体科技有限公司 | 一种沟槽型肖特基器件及其制造方法 |
| CN115621127A (zh) * | 2022-12-06 | 2023-01-17 | 南京华瑞微集成电路有限公司 | 一种基于两层光罩的沟槽mosfet及其制造方法 |
| CN116565010A (zh) * | 2023-04-10 | 2023-08-08 | 浙江广芯微电子有限公司 | 一种屏蔽栅沟槽型mos器件的制作方法 |
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2019
- 2019-10-22 CN CN201911006119.9A patent/CN110854022A/zh not_active Withdrawn
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