KR102486167B1 - 하이브리드 채널 구조를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제작 방법 - Google Patents

하이브리드 채널 구조를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제작 방법 Download PDF

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Abstract

하이브리드 채널 구조를 가지는 실리콘 카바이드 전력 반도체 장치가 개시된다. 실리콘 카바이드 전력 반도체 장치는 액티브 셀 영역과 상기 액티브 셀 영역의 바깥쪽에 배치되는 에지 터미네이션 영역을 포함하되, 상기 액티브 셀 영역에는 수직형 게이트 트랜지스터 셀(Trench gate-type TR)들과 수평형 게이트 트랜지스터 셀(Planar gate-type TR)들이 미리 지정된 배치 비율로 배열되고, 상기 수직형 게이트 트랜지스터 셀과 상기 수평형 게이트 트랜지스터 셀의 문턱 전압값은 상이하게 설정된다.

Description

하이브리드 채널 구조를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제작 방법{Silicon Carbide power semiconductor device with hybrid channel structure and manufacturing method thereof}
본 발명은 하이브리드 채널 구조를 가지는 실리콘 카바이드(silicon Carbide) 전력 반도체 장치 및 그 제작 방법에 관한 것이다.
본 발명은, 중소기업기술정보진흥원의 소재부품장비전략협력기술개발사업 (과제고유번호: S3207604, 연구과제명: 전기자동차 급속 충전을 위한 6.6kW급 온보드 차저용 고효율 전력변환모듈 개발)의 결과물이다.
전력 반도체 장치의 소재로 실리콘 카바이드(silicon Carbide, 탄화규소)는 높은 임계 전계로 인한 전기적 특성의 이점으로 인하여 주목받고 있다. 실리콘 카바이드 소재는 임계 전계가 높아 동일 항복전압을 갖는 소자를 실리콘 대비 약 1/10 두께로 구현이 가능하고 두께 감소에 따른 저항 감소로 인해 대전류 제어가 가능한 장점이 있다.
실리콘 카바이드 소재의 전력 반도체 장치가 대전류를 흘릴 수 있도록 하기 위해서는 채널 밀도를 높게 하는 것이 바람직하다. 이를 위해, 도 1에 도시된 바와 같이, 실리콘 소재의 전력 반도체 장치에서 실용화되어 있는 트렌치 게이트 구조가 실리콘 카바이드 소재의 전력 반도체 장치에도 적용될 수 있다. 도 1에서, 식별번호 50은 N+ 도전형의 기판, 20은 N- 도전형의 드리프트 영역, 30은 P 도전형의 바디 영역, 32는 트렌치 게이트, 34는 게이트 절연막, 36은 게이트 전극, 40은 소스 영역, 45는 소스 메탈 전극, 60은 드레인 메탈 전극을 각각 나타낸다.
그러나, 트렌치 게이트 구조가 실리콘 카바이드 소재의 전력 반도체 장치에 적용되는 경우, 반도체 장치의 신뢰성이 저하되는 문제점이 있다.
구체적으로 설명하면, 실리콘 카바이드 소재의 임계 전계 강도가 실리콘 소재의 약 10배이기 때문에, 항복전압 모드에서 동일 두께의 드리프트 영역을 갖는 실리콘 소재의 전력 반도체 장치에 비해 약 10배의 전압을 지지하게 된다.
이로 인해, 실리콘 카바이드 소재의 전력 반도체 장치에 형성된 트렌치 게이트의 절연막에도 약 10배 강도의 전계가 걸리게 되어, 전계가 가장 강하게 집중되는 트렌치의 하단 코너부에 존재하는 게이트 절연막이 쉽게 파괴 또는 열화되는 문제점이 있다.
또한, 실리콘 카바이드 소재의 전력 반도체 장치에 트렌치 게이트 구조를 적용함으로써 셀 밀도(cell density)를 늘리는 장점은 있으나, 실리콘 카바이드 소재의 경우에는 공정의 난이도, 식각면의 결정 방향, 표면 조도(roughness) 등의 사유로 인해 충분한 채널 모빌리티 특성을 확보하기 어려운 문제점도 있다.
또한, 실리콘 카비이드 소재의 전력 반도체 장치는 매우 빠른 스위칭 특성을 가지는 유니폴라 장치로서, 스위칭 온/오프 동작시 di/dt, dv/dt 기울기가 매우 빨라 게이드 오실레이션이나 전압 오버슈트가 유기되기 쉽고, 이러한 반복적인 스위칭 스트레스에 의해 게이트 열화 또는 불량(gate fatigue or failure)에 따른 반도체 장치의 신뢰성 저하가 야기되는 문제점도 있다.
전술한 배경기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
일본특허등록공보 제4798119호
본 발명은 상대적으로 강건성(ruggedness)이 우수한 수평형 게이트 트랜지스터 셀(Planar gate-type transistor cell, PG TR)과, 상대적으로 셀 집적도 (density) 측면에서 이점이 있는 수직형 게이트 트랜지스터 셀(Trench gate-type transistor cell, TG TR)이 공존하도록 액티브 셀 영역에 배치함으로써, 셀 밀도를 높이면서도 트렌치 게이트 구조에 따른 낮은 채널 모빌리티 특성을 보완하고, 소자의 강건성을 높이며, 수직형 및 수평형 게이트 트랜지스터 셀들의 우수한 특성을 결합하여 활용할 수 있는 하이브리드 채널 구조를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제작 방법을 제공하기 위한 것이다.
본 발명은 트렌치 게이트의 바닥부에 대한 전계 집중을 완화하여 높은 내압을 확보함으로써, 신뢰성 높은 동작이 가능한 하이브리드 채널 구조를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제작 방법을 제공하기 위한 것이다.
본 발명은 액티브 셀 영역에 문턱 전압값이 상이한 트랜지스터 셀들을 배치하고, 전력 반도체 장치 내의 게이트 입력 전압에 대한 전류 응답 특성을 조절하여 목표한 스위칭 과도현상(transient) 특성이 확보되도록 함으로써, 효율적인 스위칭 동작이 가능하고, 주어진 어플리케이션에 대해 규정된 요구 사항에 부합하는 스위칭 손실, dv/dt 기울기 및/또는 di/dt 기울기 특성이 확보되도록 하는 하이브리드 채널 구조를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제작 방법을 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 액티브 셀 영역과 상기 액티브 셀 영역의 바깥쪽에 배치되는 에지 터미네이션 영역을 포함하되, 상기 액티브 셀 영역에는 수직형 게이트 트랜지스터 셀(Trench gate-type transistor cell)들과 수평형 게이트 트랜지스터 셀(Planar gate-type transistor cell)들이 미리 지정된 배치 비율로 배열되고, 상기 수직형 게이트 트랜지스터 셀과 상기 수평형 게이트 트랜지스터 셀의 문턱 전압값은 상이하게 설정되는 것을 특징으로 하는 전력 반도체 장치가 제공된다.
상기 수직형 게이트 트랜지스터 셀은, 제1 도전형의 드리프트 영역; 상기 드리프트 영역의 상부에 형성되는 제2 도전형의 바디 영역; 상기 바디 영역을 관통하여 상기 바디 영역보다 깊게 연장되는 제1 트렌치 게이트; 게이트 절연막에 의해 절연되도록 상기 제1 트렌치 게이트의 내부에 매립되는 수직 TR용 게이트 전극; 상기 제1 트렌치 게이트의 양쪽 측벽에 각각 접촉하도록 상기 바디 영역의 상층부에 형성되는 제1 도전형의 수직 TR용 소스 영역; 상기 제1 트렌치 게이트의 바닥 영역을 전체적으로 접하도록 형성되는 제2도전형의 제1 보호 영역; 및 상기 바디 영역의 하부에 접촉되고, 상기 제1 트렌치 게이트와 상기 제1 보호 영역을 바깥쪽에서 접촉하여 감싸도록 형성되는 제1 도전형의 수직 TR용 저저항 영역을 포함할 수 있다.
상기 수직형 게이트 트랜지스터 셀과 수평 방향으로 배치되는 상기 수평형 게이트 트랜지스터 셀은, 상기 제1 트렌치 게이트와 같은 깊이로 형성되는 제2 트렌치 게이트; 상기 제2 트렌치 게이트의 바닥 영역을 전체적으로 접하도록 형성되는 제2 도전형의 제2 보호 영역; 상기 제2 트렌치 게이트와 상기 제2 보호 영역을 바깥쪽에서 접촉하여 감싸면서 반도체 기판의 상측 표면까지 연장되도록 형성되는 제1 도전형의 수평 TR용 저저항 영역; 상기 수평 TR용 저저항 영역의 양측 계면에 접촉하도록 형성된 상기 바디 영역의 상층부에 형성되고, 상기 수평 TR용 저저항 영역의 양측 계면에서 각각 이격하도록 배치되는 제1 도전형의 수평 TR용 소스 영역; 및 게이트 절연막에 의해 절연되는 형상으로, 상기 수평 TR용 소스 영역에 전계를 제공하는 수평 영역과 상기 수평 영역에 전기적으로 연결되어 상기 제2 트렌치 게이트의 내부에 위치되는 수직 영역으로 이루어진 T자 형상의 수평 TR용 게이트 전극을 포함할 수 있다.
상기 수직 TR용 소스 영역과 상기 수평 TR용 소스 영역의 사이에는 상기 바디 영역에 비해 상대적으로 높은 이온 농도를 가지는 제2 도전형의 컨택 영역이 배치될 수 있다.
상기 수평 TR용 소스 영역과 상기 수평 TR용 저저항 영역의 사이에는 제2 도전형의 저항 영역이 형성되되, 상기 저항 영역은 상기 컨택 영역에 비해 상대적으로 낮은 이온 농도를 가지고, 상기 바디 영역과는 비일치하는 이온 농도를 가질 수 있다.
상기 수평형 게이트 트랜지스터 셀은 상기 바디 영역에 속하는 상기 제2 트렌치 게이트의 계면이 상기 수평 TR용 게이트 전극에 대한 게이트 바이어스 유무에 관계없이 노멀리 온(normally on) 상태로 유지되도록 구성될 수 있다.
상기 수직 TR용 게이트 전극과 상기 수평 TR용 게이트 전극에는 입출력 유닛을 통해 게이트 신호가 전달되고, 상기 입출력 유닛은 수직 TR용 게이트 전극과 상기 수평 TR용 게이트 전극에 게이트 충전 전류를 공급하는 제1 신호 경로와, 수직 TR용 게이트 전극과 상기 수평 TR용 게이트 전극으로부터 게이트 방전 전류를 방출할 수 있다.
상기 수직형 게이트 트랜지스터 셀과 상기 수평형 게이트 트랜지스터 셀에 각각 전달되는 게이트 신호에 상응하여, 문턱 전압값이 상대적으로 낮게 설정된 상기 수직형 게이트 트랜지스터 셀과 상기 수평형 게이트 트랜지스터 셀 중 어느 하나가 먼저 턴온되어 상기 전력 반도체 장치가 스위칭 온 동작되고, 문턱 전압값이 상대적으로 높게 설정된 상기 수직형 게이트 트랜지스터 셀과 상기 수평형 게이트 트랜지스터 셀 중 다른 하나가 먼저 턴오프되어 상기 전력 반도체 장치가 스위칭 오프 동작될 수 있다.
상기 입출력 유닛은, 게이트 패드에 전기적으로 연결되는 공통 게이트 노드; 상기 액티브 셀 영역에 배치된 상기 수직형 게이트 트랜지스터 셀의 상기 수직 TR용 게이트 전극과 상기 수평형 게이트 트랜지스터 셀의 상기 수평 TR용 게이트 전극에 전기적으로 각각 연결되는 제1 중간 노드와 제2 중간 노드; 상기 수직 TR용 게이트 전극과 상기 수평 TR용 게이트 전극에 게이트 충전 전류를 공급하는 자세로, 상기 제1 신호 경로인 상기 공통 게이트 노드와 상기 제1 중간 노드의 구간에 배치되는 온칩 다이오드인 턴온 다이오드; 및 상기 수직 TR용 게이트 전극과 상기 수평 TR용 게이트 전극으로부터 게이트 방전 전류를 방출시키는 자세로, 상기 제2 신호 경로인 상기 공통 게이트 노드와 상기 제2 중간 노드의 구간에 배치되는 온칩 다이오드인 턴오프 다이오드를 포함할 수 있다. 여기서, 상기 제1 중간 노드와 상기 제2 중간 노드는 전기적으로 연결되고, 상기 턴온 다이오드와 상기 턴오프 다이오드는 서로 반대 방향으로 자세될 수 있다.
상기 제1 신호 경로, 상기 제2 신호 경로 및 상기 제1 중간 노드와 상기 제2 중간 노드를 연결하는 구간 중 하나 이상에 저항이 배치될 수 있다.
상기 제1 신호 경로에 배치되는 저항과 상기 제2 신호 경로에 배치되는 저항은 서로 다른 크기를 가질 수 있다.
상기 제1 보호 영역 및 상기 제2 보호 영역을 형성하기 위한 제2 도전형의 불순물 농도는 상기 바디 영역을 형성하기 위한 제2 도전형의 불순물의 농도와 같거나 상대적으로 낮게 설정될 수 있다.
상기 수직 TR용 저저항 영역 및 상기 수평 TR용 저저항 영역은 상기 드리프트 영역에 비해 상대적으로 높은 불순물 농도를 가지고, 상기 바디 영역에 비해 상대적으로 낮은 이온 농도를 가지도록 형성될 수 있다.
상기 전력 반도체 장치는 모스펫 트랜지스터이거나, 절연 게이트 바이폴라 트랜지스터일 수 있다.
본 발명의 다른 측면에 따르면, (a) 제1 도전형의 드리프트 영역의 상층부에 제2 도전형의 바디 영역들이 서로 이격되도록 형성하는 단계; (b) 상기 바디 영역과 농도를 달리하는 제2 도전형의 저항 영역을 각 바디 영역의 상층부에 수평 방향으로 연속하도록 형성하는 단계; (c) 상기 저항 영역의 수평 방향에서 중간 영역에 제1 도전형의 수직 TR용 소스 영역이 형성되고, 상기 수직 TR용 소스 영역의 양 측에 이격하여 수평 TR용 소스 영역이 각각 형성되도록, 상기 저항 영역에 제1 도전형의 불순물이 주입되는 단계; (d) 상기 수직 TR용 소스 영역과 상기 바디 영역을 관통하여 상기 드리프트 영역에 도달되는 제1 트렌치 게이트와, 서로 이격된 바디 영역들 사이에 노출된 상기 드리프트 영역에 제2 트렌치 게이트를 각각 형성하는 단계; (e) 상기 제1 트렌치 게이트의 바닥 영역을 전체적으로 접하도록 형성되는 제1 보호 영역과, 상기 제2 트렌치 게이트의 바닥 영역을 전체적으로 접하도록 형성되는 제2 도전형의 제2 보호 영역이 각각 형성되도록, 제2도전형의 불순물이 주입되는 단계; 및 (f) 상기 제1 트렌치 게이트와 상기 제1 보호 영역을 바깥쪽에서 접촉하여 감싸도록 형성되고 상기 바디 영역의 하부에 접촉되도록 연장되는 수직 TR용 저저항 영역과, 상기 제2 트렌치 게이트와 상기 제2 보호 영역을 바깥쪽에서 접촉하여 감싸면서 반도체 기판의 상측 표면까지 연장되도록 형성되는 수평 TR용 저저항 영역이 각각 형성되도록, 상기 드리프트 영역에 비해 상대적으로 높은 농도이고 상기 바디 영역에 비해 상대적으로 낮은 농도로 제1 도전형의 불순물이 주입되는 단계를 포함하는 전력 반도체 장치의 제작 방법이 제공된다. 여기서, 상기 수평 TR용 소스 영역과 상기 수평 TR용 저저항 영역의 사이에 저항 영역이 위치되도록 하기 위해, 상기 단계 (c)에서 상기 수평 TR용 소스 영역은 양 측에 저항 영역을 잔존시키도록 형성될 수 있다.
또한, 상기 수평 TR용 소스 영역과 상기 수직 TR용 소스 영역의 사이의 저항 영역은 상기 바디 영역 및 상기 저항 영역보다 상대적으로 높은 불순물 농도를 가지는 제2 도전형의 컨택 영역으로 대체될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명은 상대적으로 강건성(ruggedness)이 우수한 수평형 게이트 트랜지스터 셀(Planar gate-type transistor cell)과, 상대적으로 셀 집적도 (density) 측면에서 이점이 있는 수직형 게이트 트랜지스터 셀(Trench gate-Type transistor cell)이 공존하도록 액티브 셀 영역에 배치함으로써, 셀 밀도를 높이면서도 트렌치 게이트 구조에 따른 낮은 채널 모빌리티 특성을 보완하고, 소자의 강건성을 높이며, 수직형 및 수평형 게이트 트랜지스터 셀들의 우수한 특성을 결합하여 활용할 수 있는 효과가 있다.
또한, 트렌치 게이트의 바닥부에 대한 전계 집중을 완화하여 높은 내압을 확보함으로써, 신뢰성 높은 동작이 가능한 효과도 있다.
또한, 액티브 셀 영역에 문턱 전압값이 상이한 트랜지스터 셀들을 배치하고, 전력 반도체 장치 내의 게이트 입력 전압에 대한 전류 응답 특성을 조절하여 목표한 스위칭 과도현상(transient) 특성이 확보되도록 함으로써, 효율적인 스위칭 동작이 가능하고, 주어진 어플리케이션에 대해 규정된 요구 사항에 부합하는 스위칭 손실, dv/dt 기울기 및/또는 di/dt 기울기 특성이 확보되도록 하는 효과도 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래기술에 따른 트렌치 게이트 구조가 적용된 실리콘 카바이드 모스펫(Silicon Carbide MOSFET)의 단면도.
도 2는 본 발명의 일 실시예에 따른 하이브리드 채널 구조를 가지는 실리콘 카바이드 모스펫의 단면도.
도 3은 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 수평형 및 수직형 게이트 트랜지스터 셀의 배열 형태를 예시한 도면.
도 4는 본 발명의 다른 실시예에 따른 하이브리드 채널 구조를 가지는 실리콘 카바이드 모스펫의 단면도.
도 5는 본 발명의 일 실시예에 따른 입출력 유닛이 내장된 실리콘 카바이드 모스펫을 개략적으로 예시한 도면.
도 6은 본 발명의 실시예들에 따른 입출력 유닛의 다양한 변형예를 나타낸 도면.
도 7은 본 발명의 일 실시예에 따른 하이브리드 채널 구조를 가지는 실리콘 카바이드 모스펫의 제작 방법을 나타낸 도면.
도 8은 본 발명의 다른 실시예에 따른 하이브리드 채널 구조를 가지는 실리콘 카바이드 모스펫의 제작 방법을 나타낸 도면.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 다만, 이하에서는 전력용 모스펫(MOSFET)을 중심으로 설명하지만, 본 발명의 기술적 사상이 절연게이트 바이폴라 트랜지스터(IGBT) 등 여러 형태의 반도체 소자에 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
도 2는 본 발명의 일 실시예에 따른 하이브리드 채널 구조를 가지는 실리콘 카바이드 모스펫의 단면도이고, 도 3은 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 수평형 및 수직형 게이트 트랜지스터 셀의 배열 형태를 예시한 도면이며, 도 4는 본 발명의 다른 실시예에 따른 하이브리드 채널 구조를 가지는 실리콘 카바이드 모스펫의 단면도이다. 도 5는 본 발명의 일 실시예에 따른 입출력 유닛이 내장된 실리콘 카바이드 모스펫을 개략적으로 예시한 도면이고, 도 6은 본 발명의 실시예들에 따른 입출력 유닛의 다양한 변형예를 나타낸 도면이다.
도 2를 참조하면, 실리콘 카바이드 모스펫에는 수직형 게이트 트랜지스터 셀(Trench gate-type transistor cell, TG TR)(101)과 수평형 게이트 트랜지스터 셀(Planar gate-type transistor cell, PG TR)(103)이 수평 방향으로 배치되는 형태로 하이브리드 채널 구조가 형성된다.
수직형 게이트 트랜지스터 셀(101)과 수평형 게이트 트랜지스터 셀(103)은 도 3의 (a)에 예시된 바와 같이 서로 교번하는 TPTP 배열 형태로 배열될 수도 있고, 둘 이상의 트랜지스터 셀들이 그룹을 형성하여 각 그룹이 서로 교번하는 TTPP 배열 형태로 배열되는 등 미리 설정된 배열 형태로 다양하게 배열될 수 있다.
후술되는 바와 같이, 수직형 게이트 트랜지스터 셀(101)과 수평형 게이트 트랜지스터 셀(103)은 문턱 전압값(Vth)가 서로 상이하게 형성될 수 있다. 즉, 수직형 게이트 트랜지스터 셀(101)의 문턱 전압값이 상대적으로 높거나, 수평형 게이트 트랜지스터 셀(103)의 문턱 전압값이 상대적으로 높게 형성될 수 있다.
또한, 실리콘 카바이드 모스펫의 미리 지정된 스위칭 제어 특성에 부합하는 비율로 수직형 게이트 트랜지스터 셀(101)과 수평형 게이트 트랜지스터 셀(103)의 배치 수량이 결정될 수 있다.
실리콘 카바이드 모스펫은 N+ 도전형의 기판(50)이 사용되고, 기판(50)은 기판(50)의 상측 표면에 N- 도전형의 드리프트 영역(20)이 형성되어 에피텍셜 기판(epitaxial substrate)인 반도체 기판으로 형성된다.
실리콘 카바이드 모스펫의 수직형 게이트 트랜지스터 셀(101)에서, 드리프트 영역(20)의 상측 표층부에는 P 도전형의 바디 영역(30)이 형성되고, 바디 영역(30)의 상층부(즉, 반도체 기판의 상측 표면에 인접된 영역)에는 N+ 도전형의 수직 TR용 소스 영역(40)이 형성된다.
트렌치 게이트(32)는 드리프트 영역(20)을 향해 P 도전형의 바디 영역(30)을 관통하여 형성된다. 바디 영역(30)은 트렌치 게이트(32)의 양쪽 측벽의 상부 영역에 각각 접하도록 배치되고, 수직 TR용 소스 영역(40)은 트렌치 게이트(32)의 양쪽 측벽의 상부 표층부에 각각 접하도록 배치된다.
게이트 절연막(34)은 트렌치 게이트(32)의 내벽에 형성되고, 수직 TR용 게이트 전극(105)은 게이트 절연막(34)에 의해 바디 영역(30)과 수직 TR용 소스 영역(40) 등으로부터 절연되도록 트렌치 게이트(32)의 내부에 매립된다.
트렌치 게이트(32)의 바닥 영역에서의 전계 집중 현상을 완화하기 위해, 트렌치 게이트(32)의 바닥 영역에는 P 도전형의 보호 영역(P-bottom)(125)이 접하도록 형성된다. 보호 영역(125)은 트렌치 게이트(32)의 바닥 영역에만 전체적으로 접하는 형상으로 형성될 수도 있으나, 도 2에 예시된 바와 같이 트렌치 게이트(32)의 양측 하부 모서리를 포함하여 하부 영역의 일부에 접하는 ㄷ자 형상으로 형성될 수도 있다.
여기서, P 도전형의 바디 영역(30)의 형성 조건(예를 들어, 농도, 깊이 등)에 의해 결정되는 항복 전압 특성을 양호하게 확보하기 위해, 보호 영역(125)을 형성하는 P 도전형 불순물의 농도는 P 도전형의 바디 영역(30)의 불순물 농도와 같거나 상대적으로 낮게 설정될 수 있다.
또한, P 도전형의 보호 영역(125) 형성에 따른 전류 경로상의 저항 증가를 상쇄시키기 위해, 트렌치 게이트(32)와 보호 영역(125)의 바깥쪽에는 위쪽으로 P 도전형의 바디 영역(30)에 접하면서 트렌치 게이트(32)와 보호 영역(125)의 바깥쪽을 접촉하여 감싸는 형상으로 N 도전형의 수직 TR용 저저항 영역(130)이 형성된다. 수직 TR용 저저항 영역(130)은 드리프트 영역(20)에 비해 상대적으로 높은 불순물 농도로 형성될 수 있다.
또한, 실리콘 카바이드 모스펫에서 수직형 게이트 트랜지스터 셀(101)에 인접하여 배치되는 수평형 게이트 트랜지스터 셀(103)에는, 드리프트 영역(20)을 향해 연장되도록 트렌치 게이트(32)가 형성되고, 트렌치 게이트(32)의 내벽에는 게이트 절연막(34)이 형성되어 T자 형상의 수평 TR용 게이트 전극(120)의 수직 영역이 절연되어 트렌치 게이트(32)의 내부에 매립되도록 한다.
후술되는 바와 같이, 수평형 게이트 트랜지스터 셀(103)과 수직형 게이트 트랜지스터 셀(101) 각각에서 트렌치 게이트(32)와 게이트 절연막(34)은 동일한 공정 단계에서 형성될 수 있고, 트렌치 게이트(32)의 폭/깊이 및 게이트 절연막(34)의 두께 등은 서로 동일할 수 있다.
T자 형상의 수평 TR용 게이트 전극(120)의 수평 영역은 수평 TR용 소스 영역(110)과 수평 TR용 저저항 영역(135) 사이에 채널(channel)을 형성하도록, 후술될 수평 TR용 소스 영역(110), 바디 영역(30) 및 수평 TR용 저저항 영역(135)의 상부 표면에 절연층을 수반하여 형성된다.
전술한 수직형 게이트 트랜지스터 셀(101)과 마찬가지로, 수평형 게이트 트랜지스터 셀(103)에 형성된 트렌치 게이트(32)의 바닥 영역에도 전계 집중 현상을 완화하기 위해, P 도전형의 보호 영역(P-bottom)(125)이 접하도록 형성된다.
또한, 보호 영역(125) 형성에 따른 전류 경로상의 저항 증가를 상쇄시키기 위해, 트렌치 게이트(32)와 보호 영역(125)의 바깥쪽에는 위쪽으로 반도체 기판의 상측 표면까지 연장되면서 트렌치 게이트(32)와 보호 영역(125)의 바깥쪽을 접촉하여 감싸는 형상으로 N 도전형의 수평 TR용 저저항 영역(135)이 형성된다. 수평 TR용 저저항 영역(135)은 드리프트 영역(20)에 비해 상대적으로 높은 불순물 농도로 형성될 수 있다.
즉, 수평 TR용 저저항 영역(135)은 수평형 게이트 트랜지스터 셀(103)의 채널에 도달하는 전류의 경로로 기능하며, 저항이 감소될 수 있도록 의도적으로 높은 농도로 형성되고, 저항 최소화를 위해 수평형 게이트 트랜지스터 셀(103)의 P 도전형의 바디 영역(30)내의 트렌치 게이트(32)의 계면은 게이트 바이어스 유무와 관계없이 노멀리 온(Normally on) 상태로 구현되어 수평 TR용 게이트 전극(120)의 수직 영역에 대응되는 채널은 이미 온 상태로 유지될 수 있다.
수평 TR용 저저항 영역(135)의 양측 계면에 각각 접촉되도록 드리프트 영역(20)의 상측 표층부에는 P 도전형의 바디 영역(30)이 형성되고, 바디 영역(30)의 상층부(즉, 반도체 기판의 상측 표면에 인접된 영역)에는 수평 TR용 저저항 영역(135)의 양측 계면으로부터 각각 이격하도록 N+ 도전형의 수평 TR용 소스 영역(110)이 형성된다.
수평 TR용 소스 영역(110)과 전술한 수직 TR용 소스 영역(40)의 사이에는 P+ 도전형의 컨택 영역(115)이 형성된다. 수평 TR용 소스 영역(110)과 전술한 수직 TR용 소스 영역(40)은 전력 반도체 장치의 제조 공정 중 동일 공정 단계에서 동시에 형성될 수 있다(도 7 및 도 8 참조).
전술한 바와 같이, 수평 TR용 소스 영역(110)과 수평 TR용 저저항 영역(135) 사이에는 T자 형상의 수평 TR용 게이트 전극(120)의 수평 영역에 따른 전계로 인해 채널(channel)이 형성된다.
도 4에 예시된 바와 같이, 수평 TR용 소스 영역(110)과 수평 TR용 저저항 영역(135) 사이의 바디 영역(30)에는 P 도전형의 저항 영역(210)이 형성될 수도 있다. 저항 영역(210)은 수평형 게이트 트랜지스터 셀에 의도된 문턱 전압값이 확보되도록 하기 위해, 컨택 영역(115)에 비해 상대적으로 농도가 낮고, 바디 영역(30)과는 농도가 상이하게 형성될 수도 있다.
일 예로, 저항 영역(210)의 농도를 바디 영역(30)의 농도보다 상대적으로 높게 설정하는 경우, 수평형 게이트 트랜지스터 셀(103)의 문턱 전압값은 수직형 게이트 트랜지스터 셀(101)의 문턱 전압값에 비해 상대적으로 높게 설정될 수 있다.
즉, 본 실시예에 따른 실리콘 카바이드 모스펫에서, 수직형 게이트 트랜지스터 셀(101)의 채널과 수평형 게이트 트랜지스터 셀(103)의 채널은 농도의 차이, 채널 길이의 차이 등을 가지도록 형성될 수 있으며, 이로 인해 수직형 게이트 트랜지스터 셀(101)과 수평형 게이트 트랜지스터 셀(103)의 문턱 전압은 서로 비일치(Vth_t ≠ Vth_p)하도록 제작될 수 있다.
또한, 스위칭 온/오프시, 실리콘 카바이드 모스펫의 빠른 di/dt, dv/dt 기울기에 의해 야기되는 노이즈나 오실레이션 등의 특성을 완화하도록 문턱 전압값의 차이를 의도적으로 크게 구현할 필요가 있는 경우에는, 별도의 이온주입 조건이 더 고려될 수도 있음은 당연하다.
이와 같이, 수직형 게이트 트랜지스터 셀(101)의 채널의 저항값(Rch_t)과 문턱 전압값(Vth_t)이 수평형 게이트 트랜지스터 셀(103)의 채널의 저항값(Rch_p) 및 문턱 전압값(Vth_p)과 서로 상이하도록 실리콘 카바이드 모스펫이 제작될 수 있으며, 또한 미리 지정된 스위칭 제어 특성에 부합하도록 수직형 게이트 트랜지스터 셀(101)과 수평형 게이트 트랜지스터 셀(103)의 배치 비율도 결정될 수 있다.
수직형 게이트 트랜지스터 셀(101)과 수평형 게이트 트랜지스터 셀(103)의 문턱 전압값이 서로 상이하기 때문에, 게이트 전압이 증가하거나 감소할 때 수직형 게이트 트랜지스터 셀(101)과 수평형 게이트 트랜지스터 셀(103)의 턴 온 및 턴 오프 시점은 서로 상이할 수 있다.
이하, 설명의 편의를 위해, 수평형 게이트 트랜지스터 셀(103)의 문턱 전압값이 상대적으로 높은 경우(Vth_t < Vth_p)를 가정하여 설명하기로 한다.
이 경우, 게이트 전압이 점차 증가하거나 점차 감소하도록 인가하여 실리콘 카바이드 모스펫의 스위칭 온/오프 동작을 수행하면, 상대적으로 낮은 문턱 전압값을 수직형 게이트 트랜지스터 셀(101)들부터 먼저 턴 온되고, 상대적으로 높은 문턱 전압값을 가지는 수평형 게이트 트랜지스터 셀(103)들부터 먼저 턴 오프된다.
도 5에는 입출력 유닛(310)이 내장된 실리콘 카바이드 모스펫이 예시되어 있다. 입출력 유닛(310)은 트랜지스터 셀들 각각에 위치된 게이트 전극(즉, 수평 TR용 게이트 전극(120) 및 수직 TR용 게이트 전극(105))을 게이트 패드와 전기적으로 연결시키고, 트랜지스터 셀들 각각에 포함된 게이트 전극에 충전 전류를 공급하는 제1 신호 경로와, 게이트 전극으로부터 방전 전류를 방출하는 제2 신호 경로를 제공한다.
도 6의 (a)에 예시된 바와 같이, 입출력 유닛(310)은 게이트 공통 게이트 노드(ND0)와 제1 중간 노드(ND1) 사이에 온칩(on-chip) 다이오드인 턴온 다이오드(Don)가 트랜지스터 셀들에 게이트 충전 전류(Igon)를 공급하는 자세로 배치되고, 게이트 공통 게이트 노드(ND0)와 제2 중간 노드(ND2) 사이에 온칩 다이오드인 턴오프 다이오드(Doff)가 트랜지스터 셀들로부터 게이트 방전 전류(Igoff)를 방출시키는 자세로 배치된다. 즉, 턴온 다이오드(Don)와 턴오프 다이오드(Doff)는 전류 흐름 방향이 역방향이 되도록 서로 반대 방향으로 배치된다.
또한, 제1 중간 노드(ND1)과 제2 중간 노드(ND2)는 서로 전기적으로 연결되고, 제1 및 제2 중간 노드(ND1, ND2) 각각은 트랜지스터 셀들 각각에 구비된 게이트 전극과 전기적으로 연결된다.
따라서, 공통 게이트 노드(ND0)으로 입력되는 게이트 충전 전류(Igon)는 턴온 다이오드(Don)가 배치된 제1 신호 경로를 통해 흘러 제1 및 제2 중간 노드(ND1, ND2)에 연결된 각각의 트랜지스터 셀들로 제공되어, 각각의 트랜지스터 셀들이 설정된 문턱 전압에서 턴온되도록 한다.
또한 반대로, 실리콘 카바이드 모스펫의 스위칭 오프 동작시, 제1 및 제2 중간 노드(ND1, ND2)로 입력되는 게이트 방전 전류(Igoff1, Igoff2)는 턴오프 다이오드(Doff)가 배치된 제2 신호 경로로 흘러 공통 게이트 노드(ND0)를 통해 배출된다.
도시되지는 않았으나, 입출력 유닛(310)은 실리콘 카바이드 모스펫의 게이트 패드와 트랜지스터 셀 각각을 연결하는 게이트 라인 상에 실리콘 카바이드 모스펫과 동일한 반도체 기판에 온칩 다이오드로 삽입하여 형성될 수 있다.
도 6의 (a)를 참조하여 입출력 유닛(310)의 동작을 간략히 설명하면 다음과 같다. 설명의 편의를 위해, 실리콘 카바이드 모스펫의 액티브 영역에 배열된 트랜지스터 셀들 중 50%인 수직형 게이트 트랜지스터 셀(101)들의 문턱 전압값(Vth_t)은 3V로 설정되고, 나머지 50%인 수평형 게이트 트랜지스터 셀(103)들의 문턱 전압값(Vth_p)는 5V로 설정된 것으로 가정한다.
실리콘 카바이드 모스펫의 스위칭 온 동작시, 인가되는 게이트 충전 전류(Igon)는 턴온 다이오드(Don)가 배치된 제1 신호 경로를 통해 수직형 및 수평형 게이트 트랜지스터 셀들(101, 103)로 인가되고, 문턱 전압값 3V에서 수직형 게이트 트랜지스터 셀(101)들을 턴온시키고, 게이트 전압이 추가적으로 상승함에 따라 문턱 전압값 5V에서 수평형 게이트 트랜지스터 셀(103)들을 턴온시켜, 실리콘 카바이스 모스펫에 구비된 모든 트랜지스터 셀들이 턴온되도록 한다.
이와 같이, 실리콘 카바이드 모스펫에 구비된 트랜지스터 셀들의 문턱 전압값을 불균일하게 설정함으로써, 실리콘 카바이드 모스펫의 스위칭 온 동작시 의도적인 딜레이가 발생되도록 할 수 있다.
이와 유사한 개념으로, 게이트 전압을 -5V까지 인가하는 실리콘 카바이드 모스펫의 스위칭 오프 동작시에는, 게이트 오프 전류(Igoff)가 턴오프 다이오드(Doff)가 배치된 제2 신호 경로를 통해 흐르게 된다. 이 경우, 상대적으로 문턱 전압값이 상대적으로 높게 설정된 수평형 게이트 트랜지스터 셀(103)들이 5V에서 먼저 턴오프되고, 게이트 전압이 계속 낮아짐에 따라 수직형 게이트 트랜지스터 셀(101)들도 3V에서 턴오프되어, 실리콘 카바이드 모스펫에 구비된 모든 트랜지스터 셀들이 턴오프된다.
이와 같이, 실리콘 카바이드 모스펫에 구비된 트랜지스터 셀들의 문턱 전압값을 불균일하게 설정함으로써, 실리콘 카바이드 모스펫의 스위칭 오프 동작시에도 의도적인 딜레이가 발생되도록 할 수 있다.
전술한 바와 같이, 트랜지스터 셀들에 대한 문턱 전압값이 불균일하게 설정된 실리콘 카바이드 모스펫은 스위칭 온 동작과 스위칭 오프 동작시 서로 반대의 개념으로 동작되되, 스위칭 온 동작시에는 트랜지스터 셀들이 턴온 개시되는 게이트 기준 전압이 수직형 게이트 트랜지스터 셀(101)의 문턱 전압값(Vth_t)이 되고, 스위칭 오프 동작시에는 트랜지스터 셀들이 턴오프 개시되는 게이트 기준 전압이 수평형 게이트 트랜지스터 셀(101)의 문턱 전압값(Vth_p)로 되어, 전력 반도체 장치인 실리콘 카바이드 모스펫이 스위칭 온/오프 동작시 서로 다른 실효 문턱 전압값(effective Vth)을 가지게 되는 특징이 있다.
입출력 유닛(310)에는 전력 반도체 장치인 실리콘 카바이드 모스펫의 스위칭 특성을 보다 다양하게 제어할 수 있도록 하기 위해, 턴온 저항(Ron), 턴오프 저항(Roff) 및 공통 저항(Rg') 중 하나 이상이 더 포함될 수도 있다.
일 예로, 도 6의 (b)에 예시된 바와 같이, 제1 신호 경로(즉, 공통 게이트 노드(ND0)와 제1 중간 노드(ND1)의 구간)에 턴온 저항(Ron)이 턴온 다이오드(Don)와 직렬로 연결되고, 제2 신호 경로(즉, 공통 게이트 노드(ND0)와 제2 중간 노드(ND2)의 구간)에 턴오프 저항(Roff)이 턴오프 다이오드(Doff)와 직렬로 연결될 수 있다.
이 경우, 실리콘 카바이드 모스펫의 스위칭 온 동작시 모든 트랜지스터 셀들에 대한 스위칭 특성 영향 인자는 Ron/Don으로 규정될 수 있고, 실리콘 카바이드 모스펫의 스위칭 오프 동작시 모든 트랜지스터 셀들에 대한 스위칭 특성 영향 인자는 Doff/Roff로 규정될 수 있다. 여기서, 턴온 저항과 턴오프 저항의 크기는 같거나 다르도록 미리 지정될 수 있다.
다른 예로, 도 6의 (c)에 예시된 바와 같이, 공통 저항(Rg')이 제1 신호 경로의 제1 중간 노드(ND1)와 제2 신호 경로의 제2 중간 노드(ND2)를 연결하도록 배치될 수도 있다. 이 경우, 실리콘 카바이드 모스펫의 스위칭 온 동작시, 수직형 게이트 트랜지스터 셀(101)들에 대한 스위칭 특성 영향 인자는 Don으로 규정될 수 있고, 수평형 게이트 트랜지스터 셀(103)들에 대한 스위칭 특성 영향 인자는 Don/Rg'로 규정될 수 있다. 또한, 실리콘 카바이드 모스펫의 스위칭 오프 동작시, 수직형 게이트 트랜지스터 셀(101)들에 대한 스위칭 특성 영향 인자는 Rg'/Doff로 규정될 수 있고, 수평형 게이트 트랜지스터 셀(103)들에 대한 스위칭 특성 영향 인자는 Doff로 규정될 수 있다.
물론, 이외에도 실리콘 카바이드 모스펫이 적절한 스위칭 특성으로 제어되도록 하기 위해, 턴온 저항(Ron), 턴오프 저항(Roff) 및 공통 저항(Rg')이 다양한 연결 관계로 배치될 수도 있음은 당연하다.
전술한 바와 같이, 본 실시예들에 따른 실리콘 카바이드 모스펫은 제1 및 제2 신호 경로를 포함하는 입출력 유닛(310)을 통해 각 트랜지스터 셀에 게이트 신호가 인가되도록 함으로써, 전력 반도체 장치 내부의 게이트 입력 전압에 대한 전류 응답 특성을 다양하게 조절하여 더욱 확장된 자유도를 제공할 수 있고, 이를 통해 목표한 스위칭 과도현상 특성을 확보할 수 있는 장점이 있다.
도 7은 본 발명의 일 실시예에 따른 하이브리드 채널 구조를 가지는 실리콘 카바이드 모스펫의 제작 방법을 나타낸 도면이다.
도 7에는 실리콘 카바이드 모스펫의 수직형 게이트 트랜지스터 셀(101)에 수직 TR용 저저항 영역(130)과 보호 영역(125)을 형성하고, 수평형 게이트 트랜지스터 셀(103)에 수평 TR용 저저항 영역(135) 및 보호 영역(125)을 형성하는 과정이 도시되어 있다.
도 7을 참조하면, 드리프트 영역(20)의 표층부에 서로 이격하도록 위치되는 P 도전형의 바디 영역(30)들을 형성하고, 바디 영역(30)의 상층부에 수직 TR용 소스 영역(40)과 수평 TR용 소스 영역(110)을 각각 형성한다. 여기서, 수직 TR용 소스 영역(40)과 수평 TR용 소스 영역(110)은 동일 공정상에서 동시에 형성된다(도 7의 (a) 및 (b) 참조).
후술되는 바와 같이, 바디 영역(30)이 형성된 영역에 수직형 게이트 트랜지스터 셀(101)을 구성하는 트렌치 게이트(32)가 형성되고, 바디 영역(30)이 형성되지 않은 영역에 수평형 게이트 트랜지스터 셀(103)을 구성하는 트렌치 게이트가 형성된다.
N+ 도전형 불순물이 주입되어, 바디 영역(30)의 수평 방향에서 중간 위치에 해당하는 영역의 상층부에 수직 TR용 소스 영역(40)이 형성되고, 수직 TR용 소스 영역(40)의 양 측에 수평 TR용 소스 영역(110)이 이격하도록 형성된다. 수평 TR용 소스 영역(110)은 수평 방향에서 양 측에 바디 영역(30)을 잔존시키도록 형성될 수 있다. 앞서 도 4를 참조하여 설명한 바와 같이, 수직 TR용 소스 영역(40)과 수평 TR용 소스 영역(110) 사이의 바디 영역(30) 공간에는 컨택 영역(115)이 형성될 수 있고, 수평 TR용 소스 영역(110)과 수평형 게이트 트랜지스터 셀(103)의 수평 TR용 저저항 영역(135) 사이의 바디 영역(30) 공간에는 저항 영역(210)이 형성될 수 있다.
이어서, 수직형 게이트 트랜지스터 셀(101)을 형성하기 위해 바디 영역(30)과 수직 TR용 소스 영역(40)을 관통하여 N- 도전형의 드리프트 영역(20)에 도달하도록 트렌치 게이트(32)가 식각되고, 또한 수평형 게이트 트랜지스터 셀(103)을 형성하기 위해 바디 영역(30) 사이에 노출된 드리프트 영역(20)에 트렌치 게이트(32)가 식각된다(도 7의 (c) 참조). 수직형 게이트 트랜지스터 셀(101)과 수평형 게이트 트랜지스터 셀(103)을 형성하기 위해 각각 식각되는 트렌치 게이트(32)의 폭과 깊이는 동일할 수 있다.
이어서, 드리프트 영역(20)에 N 도전형의 수직 TR용 저저항 영역(130)과 수평 TR용 저저항 영역(135)을 각각 형성하기 위해, 마스크(도시되지 않음)를 형성한 후, N 도전형의 불순물을 트렌치 게이트(32)의 측벽 영역과 바닥 영역에 주입한다(도 7의 (d) 참조). 주입되는 N 도전형의 불순물 농도는 드리프트 영역(20)의 농도보다는 높고, 바디 영역(30)의 농도보다는 낮게 설정될 수 있다.
여기서, 수직형 게이트 트랜지스터 셀(101)의 수직 TR용 저저항 영역(130)은 바디 영역(30)과 하부에서 접촉하는 높이까지만 연장되어 형성되고, 수평형 게이트 트랜지스터 셀(103)의 수평 TR용 저저항 영역(135)은 반도체 기판의 상측 표면 높이까지 연장되어 형성되도록 N 도전형 불순물이 주입될 수 있다. N 도전형의 불순물이 주입될 경사 주입 각도는 하드 마스크(도시되지 않음)의 두께, 바디 영역(30)의 두께, 트렌치 게이트(32)의 폭과 깊이 등에 따라 결정될 수 있을 것이다.
이어서, 트렌치 게이트(32)의 바닥 영역에 보호 영역(125)을 더 형성하기 위해 마스크(도시되지 않음)를 형성한 후, P 도전형의 불순물을 트렌치 게이트의 바닥 영역에 주입한다(도 7의 (e) 참조). 보호 영역(125)을 형성하기 위한 P 도전형의 불순물 농도는 바디 영역(30)의 불순물 농도와 같거나 상대적으로 낮게 설정될 수 있다.
도 7에는 저저항 영역(130, 135)를 형성하기 위한 N 도전형의 불순물을 주입한 후, 보호 영역(120)을 형성하기 위한 P 도전형의 불순물을 주입하는 순서로 도시되었으나, 불순물 주입 순서가 이에 제한되지 않음은 당연하다.
저저항 영역(130, 135)과 보호 영역(125)을 각각 형성하기 위한 불순물 주입이 완료되면, 미리 지정된 시간 및 온도의 열처리를 통해 주입된 불순물이 활성화(activation) 되어 저저항 영역(130, 135)과 보호 영역(125)이 각각 형성되도록 한다(도 7의 (f) 참조). 예를 들어, 불순물의 활성화를 위해, 1500도 이상의 온도에서 30분 내지 60분의 시간동안 열처리될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 하이브리드 채널 구조를 가지는 실리콘 카바이드 모스펫의 제작 방법을 나타낸 도면이다.
도 8에 도시된 제작 방법은, 수평형 게이트 트랜지스터 셀(103)의 문턱 전압값을 의도한 값으로 조정하기 위하여 P 도전형 바디 영역(30)의 농도와 다른 농도의 저항 영역(210)을 구성하는 경우에 적용될 수 있다.
즉, 바디 영역(30)의 상층부에 저항 영역(210)을 형성함으로써 조정된 문턱 전압값을 가지는 전력 반도체 장치에 대해 게이트 입력 전압에 대한 전류 응답 특성을 조정하여 목표한 스위칭 과도 현상(transient) 특성이 확보되도록 할 수 있다.
도 8을 참조하면, 드리프트 영역(20)의 표층부에 서로 이격하도록 위치되는 P 도전형의 바디 영역(30)들을 형성하고, 문턱 전압값의 조절을 위해 바디 영역(30)의 상층부에 수평 방향으로 전체적으로 연속하도록 저항 영역(210)을 형성한다(도 8의 (a) 및 (b) 참조). 후술되는 바와 같이, 바디 영역(30)이 형성된 영역에 수직형 게이트 트랜지스터 셀(101)을 구성하는 트렌치 게이트(32)가 형성되고, 바디 영역(30)이 형성되지 않은 영역에 수평형 게이트 트랜지스터 셀(103)을 구성하는 트렌치 게이트가 형성된다.
이어서, 저항 영역(210)을 대상으로 N+ 도전형 불순물을 주입하여 서로 이격하는 수직 TR용 소스 영역(40)과 수평 TR용 소스 영역(110)을 각각 형성한다. 여기서, 수직 TR용 소스 영역(40)과 수평 TR용 소스 영역(110)은 동일 공정상에서 동시에 형성된다(도 8의 (c) 참조).
N+ 도전형 불순물이 주입되어, 저항 영역(210)의 수평 방향에서 중간 위치에 수직 TR용 소스 영역(40)이 형성되고, 수직 TR용 소스 영역(40)의 양 측에 수평 TR용 소스 영역(110)이 이격하도록 형성된다. 수평 TR용 소스 영역(110)은 양 측에 저항 영역(210)을 각각 잔존시키도록 형성될 수 있다.
이어서, 수직형 게이트 트랜지스터 셀(101)을 형성하기 위해 바디 영역(30)과 수직 TR용 소스 영역(40)을 관통하여 N- 도전형의 드리프트 영역(20)에 도달하도록 트렌치 게이트(32)가 식각되고, 또한 수평형 게이트 트랜지스터 셀(103)을 형성하기 위해 바디 영역(30) 사이에 노출된 드리프트 영역(20)에 트렌치 게이트(32)가 식각된다(도 8의 (d) 참조). 여기서, 수직형 게이트 트랜지스터 셀(101)과 수평형 게이트 트랜지스터 셀(103)을 형성하기 위해 각각 식각되는 트렌치 게이트(32)의 폭과 깊이는 동일할 수 있다.
이어서, 드리프트 영역(20)에 N 도전형의 수직 TR용 저저항 영역(130)과 수평 TR용 저저항 영역(135)을 각각 형성하기 위해, 마스크(도시되지 않음)를 형성한 후, N 도전형의 불순물을 트렌치 게이트(32)의 측벽 영역과 바닥 영역에 주입한다(도 8의 (e) 참조). 주입되는 N 도전형의 불순물 농도는 드리프트 영역(20)의 농도보다는 높고, 바디 영역(30)의 농도보다는 낮게 설정될 수 있다.
여기서, 수직형 게이트 트랜지스터 셀(101)의 수직 TR용 저저항 영역(130)은 바디 영역(30)과 하부에서 접촉하는 높이까지만 연장되어 형성되고, 수평형 게이트 트랜지스터 셀(103)의 수평 TR용 저저항 영역(135)은 반도체 기판의 상측 표면 높이까지 연장되어 형성되도록 N 도전형 불순물이 주입될 수 있다. N 도전형의 불순물이 주입될 경사 주입 각도는 하드 마스크(도시되지 않음)의 두께, 바디 영역(30)의 두께, 트렌치 게이트(32)의 폭과 깊이 등에 따라 결정될 수 있을 것이다.
이어서, 트렌치 게이트(32)의 바닥 영역에 보호 영역(125)을 더 형성하기 위해 마스크(도시되지 않음)를 형성한 후, P 도전형의 불순물을 트렌치 게이트의 바닥 영역에 주입한다(도 8의 (f) 참조). 보호 영역(125)을 형성하기 위한 P 도전형의 불순물 농도는 바디 영역(30)의 불순물 농도와 같거나 상대적으로 낮게 설정될 수 있다. 다만, 앞서 설명한 바와 같이, 저저항 영역(130, 135)과 보호 영역(120)의 형성 순서는 다양할 수 있다.
이어서, 수직 TR용 소스 영역(40)과 수평 TR용 소스 영역(110) 사이의 바디 영역(30) 공간에 P+ 도전형 불순물을 주입하여 컨택 영역(115)을 형성한다(도 8의 (g) 참조). 이때, 수평 TR용 소스 영역(110)과 수평형 게이트 트랜지스터 셀(103)의 수평 TR용 저저항 영역(135) 사이의 영역은 저항 영역(210)으로 유지되도록 한다.
이어서, 저저항 영역(130, 135), 보호 영역(125) 및 컨택 영역(115)을 각각 형성하기 위한 불순물 주입이 완료되면, 미리 지정된 시간 및 온도의 열처리를 통해 주입된 불순물이 활성화(activation) 되어 저저항 영역(130, 135), 보호 영역(125) 및 컨택 영역(115)이 각각 형성되도록 한다(도 8의 (h) 참조). 예를 들어, 불순물의 활성화를 위해, 1500도 이상의 온도에서 30분 내지 60분의 시간동안 열처리될 수 있다.
전술한 바와 같이, 본 발명의 실시예들에 따른 실리콘 카바이드 전력 반도체 장치는, 수평형 게이트 트랜지스터 셀(103)과 수직형 게이트 트랜지스터 셀(101)들이 액티브 셀 영역에 모두 배치되도록 함으로써 수직형 및 수평형 게이트 트랜지스터 셀들의 우수한 특성을 결합하여 활용할 수 있는 특징이 있다.
또한, 트렌치 게이트의 바닥부에 대한 전계 집중을 완화하여 높은 내압을 확보함으로써 신뢰성 높은 동작이 가능한 특징도 있다.
또한, 액티브 영역에 배치된 트랜지스터 셀들의 문턱 전압값을 불균일하게 설정하고, 스위칭 온 동작시 게이트 신호가 전달되는 경로와 스위칭 오프시 게이트 신호가 전달되는 경로(즉, 게이트 방전 전류 경로)를 다르게 함으로써, 설정된 문턱 전압값의 크기에 따라 트랜지스터 셀들이 순차적으로 턴온/오프될 수 있어 전력 반도체 장치의 스위칭 온/오프 동작시 전압 및 전류 파형의 기울기가 부드럽게 조절되는 특징도 있다.
이제까지, 전력 반도체 장치가 전력용 모스펫인 경우를 예로 들어 설명하였으나, 절연게이트 바이폴라 트랜지스터(IGBT) 등 여러 형태의 전력 반도체 소자에 본 발명의 기술적 사상이 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다. 또한, 본 발명의 실시예들에 따른 기술적 사상이 실리콘 카바이드 소재의 전력 반도체 장치에 제한되지 않으며, 그 이외의 소재로 이루어진 전력 반도체 장치에 대해서도 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
20 : 드리프트 영역 30 : 바디 영역
32 : 트렌치 게이트 34 : 게이트 절연막
36 : 게이트 전극 40 : 소스 영역(수직 TR용 소스 영역)
45 : 소스 메탈 전극 50 : 기판
60 : 드레인 메탈 전극 101 : 수직형 게이트 트랜지스터 셀
103 : 수평형 게이트 트랜지스터 셀 105 : 수직 TR용 게이트 전극
110 : 수평 TR용 소스 영역 115 : 컨택 영역
120 : 수평 TR용 게이트 전극 125 : 보호 영역
130 : 수직 TR용 저저항 영역 135 : 수평 TR용 저저항 영역
210 : 저항 영역 310 : 입출력 유닛

Claims (17)

  1. 액티브 셀 영역과 상기 액티브 셀 영역의 바깥쪽에 배치되는 에지 터미네이션 영역을 포함하되,
    상기 액티브 셀 영역에는 수직형 게이트 트랜지스터 셀(Trench gate-type transistor cell)들과 수평형 게이트 트랜지스터 셀(Planar gate-type transistor cell)들이 미리 지정된 배치 비율로 배열되고,
    상기 수직형 게이트 트랜지스터 셀은,
    제1 도전형의 드리프트 영역;
    상기 드리프트 영역의 상부에 형성되는 제2 도전형의 바디 영역;
    상기 바디 영역을 관통하여 상기 바디 영역보다 깊게 연장되는 제1 트렌치 게이트;
    게이트 절연막에 의해 절연되도록 상기 제1 트렌치 게이트의 내부에 매립되는 수직 TR용 게이트 전극;
    상기 제1 트렌치 게이트의 양쪽 측벽에 각각 접촉하도록 상기 바디 영역의 상층부에 형성되는 제1 도전형의 수직 TR용 소스 영역;
    상기 제1 트렌치 게이트의 바닥 영역을 전체적으로 접하도록 형성되는 제2도전형의 제1 보호 영역; 및
    상기 바디 영역의 하부에 접촉되고, 상기 제1 트렌치 게이트와 상기 제1 보호 영역을 바깥쪽에서 접촉하여 감싸도록 형성되는 제1 도전형의 수직 TR용 저저항 영역을 포함하고,
    상기 수직형 게이트 트랜지스터 셀과 수평 방향으로 배치되는 상기 수평형 게이트 트랜지스터 셀은,
    상기 제1 트렌치 게이트와 같은 깊이로 형성되는 제2 트렌치 게이트;
    상기 제2 트렌치 게이트의 바닥 영역을 전체적으로 접하도록 형성되는 제2 도전형의 제2 보호 영역;
    상기 제2 트렌치 게이트와 상기 제2 보호 영역을 바깥쪽에서 접촉하여 감싸면서 반도체 기판의 상측 표면까지 연장되도록 형성되는 제1 도전형의 수평 TR용 저저항 영역;
    상기 수평 TR용 저저항 영역의 양측 계면에 접촉하도록 형성된 상기 바디 영역의 상층부에 형성되고, 상기 수평 TR용 저저항 영역의 양측 계면에서 각각 이격하도록 배치되는 제1 도전형의 수평 TR용 소스 영역; 및
    게이트 절연막에 의해 절연되는 형상으로, 상기 수평 TR용 소스 영역에 전계를 제공하는 수평 영역과 상기 수평 영역에 전기적으로 연결되어 상기 제2 트렌치 게이트의 내부에 위치되는 수직 영역으로 이루어진 T자 형상의 수평 TR용 게이트 전극을 포함하는 것을 특징으로 하는 전력 반도체 장치.
  2. 제1항에 있어서,
    상기 수직형 게이트 트랜지스터 셀과 상기 수평형 게이트 트랜지스터 셀의 문턱 전압값은 상이하게 설정되는 것을 특징으로 하는 전력 반도체 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 수직 TR용 소스 영역과 상기 수평 TR용 소스 영역의 사이에는 상기 바디 영역에 비해 상대적으로 높은 이온 농도를 가지는 제2 도전형의 컨택 영역이 배치되는 것을 특징으로 하는 전력 반도체 장치.
  5. 제4항에 있어서,
    상기 수평 TR용 소스 영역과 상기 수평 TR용 저저항 영역의 사이에는 제2 도전형의 저항 영역이 형성되되,
    상기 저항 영역은 상기 컨택 영역에 비해 상대적으로 낮은 이온 농도를 가지고, 상기 바디 영역과는 비일치하는 이온 농도를 가지는 것을 특징으로 하는 전력 반도체 장치.
  6. 제1항에 있어서,
    상기 수평형 게이트 트랜지스터 셀은 상기 바디 영역에 속하는 상기 제2 트렌치 게이트의 계면이 상기 수평 TR용 게이트 전극에 대한 게이트 바이어스 유무에 관계없이 노멀리 온(normally on) 상태로 유지되도록 구성되는 것을 특징으로 하는 전력 반도체 장치.
  7. 제1항에 있어서,
    상기 수직 TR용 게이트 전극과 상기 수평 TR용 게이트 전극에는 입출력 유닛을 통해 게이트 신호가 전달되고,
    상기 입출력 유닛은 수직 TR용 게이트 전극과 상기 수평 TR용 게이트 전극에 게이트 충전 전류를 공급하는 제1 신호 경로와, 수직 TR용 게이트 전극과 상기 수평 TR용 게이트 전극으로부터 게이트 방전 전류를 방출하는 제2 신호 경로를 포함하는 전력 반도체 장치.
  8. 제7항에 있어서,
    상기 수직형 게이트 트랜지스터 셀과 상기 수평형 게이트 트랜지스터 셀에 각각 전달되는 게이트 신호에 상응하여,
    문턱 전압값이 상대적으로 낮게 설정된 상기 수직형 게이트 트랜지스터 셀과 상기 수평형 게이트 트랜지스터 셀 중 어느 하나가 먼저 턴온되어 상기 전력 반도체 장치가 스위칭 온 동작되고,
    문턱 전압값이 상대적으로 높게 설정된 상기 수직형 게이트 트랜지스터 셀과 상기 수평형 게이트 트랜지스터 셀 중 다른 하나가 먼저 턴오프되어 상기 전력 반도체 장치가 스위칭 오프 동작되는 것을 특징으로 하는 전력 반도체 장치.
  9. 제7항에 있어서,
    상기 입출력 유닛은,
    게이트 패드에 전기적으로 연결되는 공통 게이트 노드;
    상기 액티브 셀 영역에 배치된 상기 수직형 게이트 트랜지스터 셀의 상기 수직 TR용 게이트 전극과 상기 수평형 게이트 트랜지스터 셀의 상기 수평 TR용 게이트 전극에 전기적으로 각각 연결되는 제1 중간 노드와 제2 중간 노드;
    상기 수직 TR용 게이트 전극과 상기 수평 TR용 게이트 전극에 게이트 충전 전류를 공급하는 자세로, 상기 제1 신호 경로인 상기 공통 게이트 노드와 상기 제1 중간 노드의 구간에 배치되는 온칩 다이오드인 턴온 다이오드; 및
    상기 수직 TR용 게이트 전극과 상기 수평 TR용 게이트 전극으로부터 게이트 방전 전류를 방출시키는 자세로, 상기 제2 신호 경로인 상기 공통 게이트 노드와 상기 제2 중간 노드의 구간에 배치되는 온칩 다이오드인 턴오프 다이오드를 포함하되,
    상기 제1 중간 노드와 상기 제2 중간 노드는 전기적으로 연결되고, 상기 턴온 다이오드와 상기 턴오프 다이오드는 서로 반대 방향으로 자세되는 것을 특징으로 하는 전력 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 신호 경로, 상기 제2 신호 경로 및 상기 제1 중간 노드와 상기 제2 중간 노드를 연결하는 구간 중 하나 이상에 저항이 배치되는 것을 특징으로 하는 전력 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 신호 경로에 배치되는 저항과 상기 제2 신호 경로에 배치되는 저항은 서로 다른 크기를 가지는 것을 특징으로 하는 전력 반도체 장치.
  12. 제1항에 있어서,
    상기 제1 보호 영역 및 상기 제2 보호 영역을 형성하기 위한 제2 도전형의 불순물 농도는 상기 바디 영역을 형성하기 위한 제2 도전형의 불순물의 농도와 같거나 상대적으로 낮게 설정되는 것을 특징으로 하는 전력 반도체 장치.
  13. 제1항에 있어서,
    상기 수직 TR용 저저항 영역 및 상기 수평 TR용 저저항 영역은 상기 드리프트 영역에 비해 상대적으로 높은 불순물 농도를 가지고, 상기 바디 영역에 비해 상대적으로 낮은 이온 농도를 가지도록 형성되는 것을 특징으로 하는 전력 반도체 장치.
  14. 제1항에 있어서,
    상기 전력 반도체 장치는 모스펫 트랜지스터인 것을 특징으로 하는 전력 반도체 장치.
  15. 제1항에 있어서,
    상기 전력 반도체 장치는 절연 게이트 바이폴라 트랜지스터인 것을 특징으로 하는 전력 반도체 장치.
  16. (a) 제1 도전형의 드리프트 영역의 상층부에 제2 도전형의 바디 영역들이 서로 이격되도록 형성하는 단계;
    (b) 상기 바디 영역과 농도를 달리하는 제2 도전형의 저항 영역을 각 바디 영역의 상층부에 수평 방향으로 연속하도록 형성하는 단계;
    (c) 상기 저항 영역의 수평 방향에서 중간 영역에 제1 도전형의 수직 TR용 소스 영역이 형성되고, 상기 수직 TR용 소스 영역의 양 측에 이격하여 수평 TR용 소스 영역이 각각 형성되도록, 상기 저항 영역에 제1 도전형의 불순물이 주입되는 단계;
    (d) 상기 수직 TR용 소스 영역과 상기 바디 영역을 관통하여 상기 드리프트 영역에 도달되는 제1 트렌치 게이트와, 서로 이격된 바디 영역들 사이에 노출된 상기 드리프트 영역에 제2 트렌치 게이트를 각각 형성하는 단계;
    (e) 수직 TR용 저저항 영역이 상기 바디 영역을 관통하여 상기 드리프트 영역에 도달된 제1 트렌치 게이트를 바깥쪽에서 접촉하여 감싸도록 상기 바디 영역의 하부에 접촉하며 상기 드리프트 영역 내부로 연장되도록 형성되고, 수평 TR용 저저항 영역이 상기 제2 트렌치 게이트를 바깥쪽에서 접촉하여 감싸면서 반도체 기판의 상측 표면까지 연장되어 형성되도록, 상기 드리프트 영역에 비해 상대적으로 높은 농도이고 상기 바디 영역에 비해 상대적으로 낮은 농도로 제1 도전형의 불순물이 각각 주입되는 단계; 및
    (f) 제1 보호 영역이 상기 제1 트렌치 게이트의 바닥 영역을 전체적으로 접하도록 상기 수직 TR용 저저항 영역 내에 형성되고, 제2 보호 영역이 상기 제2 트렌치 게이트의 바닥 영역을 전체적으로 접하도록 상기 수평 TR용 저저항 영역 내에 형성되도록, 제2도전형의 불순물이 각각 주입되는 단계를 포함하되,
    상기 수평 TR용 소스 영역과 상기 수평 TR용 저저항 영역의 사이에 저항 영역이 위치되도록 하기 위해, 상기 단계 (c)에서 상기 수평 TR용 소스 영역은 양 측에 저항 영역을 잔존시키도록 형성되는 것을 특징으로 하는 전력 반도체 장치의 제작 방법.
  17. 제16항에 있어서,
    상기 수평 TR용 소스 영역과 상기 수직 TR용 소스 영역의 사이의 저항 영역은 상기 바디 영역 및 상기 저항 영역보다 상대적으로 높은 불순물 농도를 가지는 제2 도전형의 컨택 영역으로 대체되는 것을 특징으로 하는 전력 반도체 장치의 제작 방법.
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JP4798119B2 (ja) 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2013069785A (ja) * 2011-09-21 2013-04-18 Toshiba Corp 窒化物半導体装置
JP2020047673A (ja) * 2018-09-14 2020-03-26 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

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