JP2014011212A - 半導体装置およびそれを用いた電力変換装置 - Google Patents

半導体装置およびそれを用いた電力変換装置 Download PDF

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Abstract

【課題】低損失と高耐圧を保持しながら、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上できる半導体装置を提供することである。
【解決手段】トレンチゲートが間隔の狭い領域と広い領域を設けるように配置され、間隔が狭い領域にはチャネル領域を設け、間隔が広い領域には、エミッタ電極に電気的に接続された電極を有するトレンチを設けることで、フローティングｐ層を削除しても、帰還容量を低減できかつ耐圧が保持できる。
【選択図】 図１

Description

本発明は半導体装置及びそれを用いた電力変換装置に係り、特に、トレンチ絶縁ゲート構造を有する絶縁ゲート型バイポーラトランジスタに好適な構造を備える半導体装置及びそれを用いた電力変換装置に関する。
絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、ＩＧＢＴと略記する）は、コレクタ電極とエミッタ電極間に流れる電流を、ゲート電極に印加する電圧によって制御する半導体スイッチング素子である。ＩＧＢＴが制御できる電力は、数十ワットから数十万ワットにまで及び、またスイッチング周波数も数十ヘルツから百キロヘルツ超と幅広いため、家庭用のエアコンディショナーや電子レンジ等の小電力機器から、鉄道や製鉄所のインバータ等、大電力機器まで幅広く用いられている。
ＩＧＢＴには、これら電力機器の高効率化のために低損失化が求められており、導通損失やスイッチング損失の低減が要求されている。同時にＥＭＣノイズや誤動作、モーターの絶縁破壊等の問題を防ぐため、アプリケーションの仕様に応じてｄｖ／ｄｔを制御できることが要求されている。
そこで、特許文献１（特開２０００−３０７１１６号公報）には、図１０に示すように、トレンチ１１７の配列ピッチを変えた構造のＩＧＢＴが開示されている。図１０のＩＧＢＴでは、トレンチ１１７の間隔が広い箇所に、ｐチャネル層１０６を形成せず、フローティングｐ層１０５を設けている。
このような構成にすることで、電流はトレンチ１１７の間隔の狭い部分にのみ流れるため、短絡時に流れる過電流を抑制でき、素子の破壊耐量が向上できる。また、ホール電流の一部がフローティングｐ層１０５を経由してｐチャネル層１０６に流れ込むため、トレンチ１１７近傍でのホール濃度が増加し、オン電圧が低減できる効果もある。更にフローティングｐ層１０５とｎ-ドリフト層１０４が形成するｐｎ接合がトレンチ１１７のコーナ部にかかる電界を緩和し耐圧を保持できる。
しかしながら、図１０で示す従来ＩＧＢＴ構造においては、ＩＧＢＴのターンオン時に、ＩＧＢＴや対アームのダイオードの出力電圧の時間変化率ｄｖ／ｄｔの制御性が低下する場合がある。図１１に、ターンオン時のコレクタ−エミッタ間電圧の計算波形例を示す。図１１に示すように、ゲート抵抗を変えてもコレクタ−エミッタ間電圧のｄｖ／ｄｔが変わらず制御できない期間がある。
この理由は以下のように考えられる。即ち、ＩＧＢＴがオン状態になると図１０におけるフローティングｐ層１０５に過渡的にホールが流れ込み、フローティングｐ層１０５の電位が高くなる。この際、ゲート絶縁膜１０９で形成される帰還容量を介して、ゲート電極１１０に変位電流が流れ、ゲート電位が持ち上げられるため、ＭＯＳＦＥＴ構造の相互コンダクタンスｇｍとゲート−エミッタ間電圧の時間変化率ｄｖｇｅ／ｄｔの積で決まるコレクタ電流の時間変化率ｄｉ／ｄｔが増加し、スイッチング速度が加速する。
フローティングｐ層１０５に過渡的に流れ込むホールの量は、主として半導体内部の構造で決定され、外部のゲート抵抗で制御することは難しい。従って、加速されたｄｉ／ｄｔを外部のゲート抵抗で制御することができず、その結果として図１１に示すように、コレクタ電圧の時間変化率ｄｖ／ｄｔがゲート抵抗で制御できない期間が発生する。
このフローティングｐ層１０５の影響によるゲート電位の持ち上がりを抑制するために、以下のような技術が開示されている。
特許文献２（特開２００４−３９３８号公報）に開示された技術では、図１２に示すようにフローティングｐ層１０５とエミッタ電極１１４を抵抗３０１を介して電気的に接続することで、フローティングｐ層１０５の電位の持ち上がりを抑制している。これによりフローティングｐ層１０５からゲート電極１１０に流れ込む変位電流が減少し、ゲート電位の持ち上がりを抑制し、その結果としてｄｖ／ｄｔの制御性を向上することができる。
特許文献３（特開２００５−３２７８０６号公報）に開示された技術では、幅広いトレンチ内を、絶縁膜で充填することで、フローティングｐ層を削除し、フローティングｐ層の影響によるゲートの電位変動を無くすことで、ｄｖ／ｄｔの制御性を向上することができる。さらに、ゲート電極の片側が厚い絶縁膜で覆われているため、帰還容量を低減することができ、更にｄｖ／ｄｔの制御性を向上することができる。
特許文献４（特表２００２−５２８９１６号公報）に開示された技術では、トレンチ内に絶縁膜を介して上部にゲート電極、下部にソース電極に接続される埋め込み電極を設けることで、ゲートの帰還容量が低減できる。
特開２０００−３０７１１６号公報 特開２００４−３９８３８号公報 特開２００５−３２７８０６号公報 特表２００２−５２８９１６号公報
ＩＧＢＴにおいては、低損失と高耐圧を保持しながら、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上することが要求されている。これに対し、上記従来技術には、以下のような問題点がある。
特許文献２に開示された技術の場合、フローティングｐ層１０５とエミッタ電極１１４間の抵抗３０１の抵抗値を小さくするほどｄｖ／ｄｔの制御性は向上するが、オン状態において注入されるホール電流の一部が、抵抗３０１を介してエミッタ電極１１４に流れ出てしまうため、電子の注入を促す効果が薄れ、オン電圧が上昇し、電力損失が増加する。逆に、抵抗３０１の抵抗値を大きくするとオン電圧の上昇は小さくなるが、ｄｖ／ｄｔの制御性は低下する。
特許文献３に開示された技術の場合、フローティングｐ層を削除しているため、ゲート電極の角部に電界が集中し耐圧の保持が難しい。
特許文献４に開示された技術の場合、ソース電極に接続される埋め込み電極を設けることで、帰還容量を低減できるが、ＭＯＳＦＥＴに関する技術であり、ＩＧＢＴにおける低損失と高耐圧の保持については言及されていない。
本発明は上述の問題点に鑑みなされたもので、その目的は、低損失と高耐圧を保持しながら、ターンオンスイッチング期間中におけるｄｖ／ｄｔの制御性を向上できる半導体装置及びそれを用いた電力変換装置を提供することにある。
本発明による半導体装置においては、エミッタ電極に電気的に接続された埋め込み電極を有するトレンチゲートを間隔の狭い領域と広い領域を設けるように配置し、間隔が狭い領域にはチャネル領域を設け、間隔が広い領域には、エミッタ電極に電気的に接続された電極を有するトレンチを設けることを特徴とする。これにより、従来構造にあったフローティング層を削除しても耐圧が保持でき、さらにゲートの帰還容量が低減できるために、ｄｖ／ｄｔの制御性を向上できる。
上記本発明の一態様である半導体装置は、第１導電型の第１半導体層と、前記第１半導体層に隣接する第２導電型の第２半導体層と、複数の第１のトレンチと、前記複数の第１トレンチ内に設けられるゲート電極と、前記第１トレンチ間に位置する第１領域および前記第１領域よりも前記第１トレンチ間の間隔が広い第２領域とを備える。本態様の前記第１領域においては、前記第２半導体層に隣接する前記第１導電型の第３半導体層と、前記第３半導体層に隣接する前記第２導電型の第４半導体層とを備え、前記ゲート電極は、前記第１トレンチ内において、前記第３半導体層、前記第４半導体層および前記第２半導体層の各表面上に、第１絶縁膜を介して設けられ、前記第１半導体層に低抵抗接触する第１電極と、前記第３半導体層および前記第４半導体層に低抵抗接触する第２電極とを備える。さらに、本態様半導の前記第２領域においては、複数の第２トレンチと、前記複数の第２トレンチ内において、トレンチ側壁との間に第２絶縁膜を介して設けられ、前記第２電極と電気的に接続される第３の電極とを備え、前記第１トレンチと前記第２トレンチとの間には前記第２半導体層が介在する。
ここで、第１導電型および第２導電型は、例えば、それぞれｐ型およびｎ型であり、互いに反対導電型である。
本発明の半導体装置及びそれを用いた電力変換装置によれば、低損失と高耐圧を保持しながら帰還容量を低減することができ、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上できる。
本発明の実施例１であるＩＧＢＴを示す断面図である。 従来ＩＧＢＴ及びフローティングｐ層を排除した従来ＩＧＢＴ及び実施例１のＩＧＢＴの耐圧計算結果を示す。 実施例１のＩＧＢＴにおけるターンオン時のコレクタ−エミッタ間電圧の計算波形例を示す特性図である。 実施例１のＩＧＢＴの製造工程を示す図である。 本発明の実施例２であるＩＧＢＴを示す断面図である。 本発明の実施例３であるＩＧＢＴを示す断面図である。 本発明の実施例４であるＩＧＢＴを示す断面図である。 本発明の実施例５であるＩＧＢＴを示す断面図である。 本発明の実施例６である電力変換装置の主回路を示す回路図である。 特許文献１で開示されているＩＧＢＴを示す断面図である。 特許文献１で開示されているＩＧＢＴにおける、ターンオン時のコレクタ−エミッタ間電圧の計算波形を示す特性図である。 特許文献２で開示されているＩＧＢＴを示す断面図である。
以下、図示した実施例に基づき本発明による半導体装置について詳細に説明する。
（実施例１）
図１に、本発明の実施例１であるＩＧＢＴの断面構造を示す。
本実施例のＩＧＢＴは、コレクタ電極１００、ｐコレクタ層１０２、ｎバッファ層１０３、ｎ-ドリフト層１０４、トレンチ１１７、トレンチ１１７内に設けられたゲート電極１１０、ゲート絶縁膜１０９、エミッタ電極に電気的に接続された埋め込み電極１１８、埋め込み電極周りの絶縁膜１１９、トレンチ１１７の間隔の狭い領域に設けられたｐチャネル層１０６、ｐチャネル層１０６に隣接するｎ+エミッタ層１０７およびｐ+コンタクト層１０８、トレンチ１１７の間隔の広い領域に設けられたトレンチ１２０、トレンチ１２０内に設けられたエミッタ電極に電気的に接続された電極１２１、電極１２１周りの絶縁膜１１９、層間絶縁膜１１３、エミッタ電極１１４、コレクタ端子１０１、エミッタ端子１１６、ゲート端子１１５からなる。これらの端子は、対応する電極に電気的に接続され、本ＩＧＢＴと外部回路との接続点となる。
図中の表記ｎ+、ｎ、ｎ-は、この順でｎ型不純物によるキャリア濃度が相対的に低くなることを示す。ｐ型不純物によるキャリア濃度についても同様に表記する。
ｐコレクタ層１０２は、ｎバッファ層１０３とｎ-ドリフト層１０４からなるｎ型半導体層と互いに隣接する。ここで、ｐコレクタ層１０２とｐｎ接合を形成するｎバッファ層１０３は、ｐコレクタ層１０２よりもキャリア濃度が低い。なお、所望の耐圧が得られるならば、ｎ型半導体層はｎ-ドリフト層１０４のみからなるものでも良い。
ｐチャネル層１０６およびｐ+コンタクト層１０８からなるｐ型半導体層は、ｎバッファ層１０３およびｎ-ドリフト層１０４からなるｎ型半導体層に隣接する。ｐチャネル層１０６は、ｎ-ドリフト層１０４とｐｎ接合を形成し、かつｎ-ドリフト層１０４よりもキャリア濃度が高い。
コレクタ電極１００はｐコレクタ層１０２と低抵抗接触によって電気的に接続される。エミッタ電極１１４は、ｐ+コンタクト層１０８およびｐチャネル層１０６からなるｐ型半導体層と、ｐ+コンタクト層１０８との低抵抗接触によって電気的に接続される。また、トレンチ１１７内において、ゲート電極１１０は、ｎ+エミッタ層１０７、ｐチャネル層１０６およびｎ-ドリフト層１０４の表面上に、ゲート絶縁膜１０９を介して設けられる。
本ＩＧＢＴでは、ゲート電極１１０と、ゲート電極１１０の下部に位置しエミッタ電極１１４に電気的に接続される埋め込み電極１１８を有するトレンチ１１７を、図１のように間隔の狭い領域（間隔：ａ）と広い領域（間隔：ｂ）を設けて配置し、間隔の狭い領域にはｐチャネル層１０６を設け、間隔の広い領域にはエミッタ電極１１４に電気的に接続された電極１２１をするトレンチ１２０を設けている。トレンチ１１７の間隔の狭い領域にｐチャネル層１０６を設けることで、飽和電流を制限しつつオン電圧を低減できる。また、間隔の広い領域にエミッタ電極１１４に電気的に接続された電極１２１を有するトレンチ１２０を設けることで、コレクタ−エミッタ間に電圧が印加された際に、トレンチ１１７のコーナ部にかかる電界を緩和でき、従来ＩＧＢＴ（図１０）で設けられていたフローティングｐ層１０５を削除しても耐圧が保持できる。さらに、トレンチ１１７内のゲート電極１１０の下部に、絶縁膜１１９を介してエミッタ電極に電気的に接続される埋め込み電極１１８を設けることで、ゲートの帰還容量が低減でき、耐圧を保持しながらｄｖ／ｄｔの制御性を向上できる。
図２は、従来ＩＧＢＴ（図１０）と、従来ＩＧＢＴにおいてフローティングｐ層１０５を削除したＩＧＢＴと、本実施例１のＩＧＢＴの耐圧計算結果例を示す。また、本実施例１のＩＧＢＴにおいて、トレンチ１１７の狭い間隔ａと、トレンチ１１７と最もトレンチ１１７に近いトレンチ１２０の間隔ｃの比ｃ／ａと耐圧の関係を示す。図２より、従来ＩＧＢＴ構造でフローティングｐ層１０５を削除すると耐圧が低下することがわかる。これは、フローティングｐ層１０５とｎ-ドリフト層１０４が形成するｐｎ接合が、トレンチ１１７のコーナ部にかかる電界を緩和しているためである。本実施例１のＩＧＢＴは、トレンチ１２０を設けることで、トレンチ１１７のコーナ部にかかる電界を緩和でき、高耐圧化することができる。ただし、図のように間隔ｃを大きくすると、トレンチ１１７のコーナ部にかかる電界が増大するため、トレンチ１１７とトレンチ１２０の間隔ｃは、トレンチ１１７の狭い間隔ａと同じかそれ以下にすることが望ましい。
図３は、本実施例１のＩＧＢＴにおけるターンオン時のコレクタ−エミッタ間電圧の計算波形例を示す。本図３に示すように、実施例１のＩＧＢＴでは、図１１に示す従来ＩＧＢＴと比較し、ゲート抵抗を変えることで、コレクタ−エミッタ間電圧のｄｖ／ｄｔを大幅に制御できる。
図４（ａ）〜（ｏ）は、実施例１のＩＧＢＴの製造工程の一例を示す。
まず図４（ａ）に示すｎ-ドリフト層１０４に表面酸化膜２０１を形成し、図４（ｂ）に示すように、ホトレジスト２０２でパターニングをし、図４（ｃ）に示すように、異方性エッチングによりトレンチ１１７を形成する。
次に図４（ｄ）に示すように、絶縁膜１１９を形成する。ここで、絶縁膜１１９の厚さは、容量低減と絶縁耐圧確保の観点から、後述するゲート絶縁膜１０９より厚くすることが望ましい。次に図４（ｅ）に示すように、電極用のポリシリコン２０３を堆積し、図４（ｆ）に示すようにホトレジスト２０４でパターニングし、図４（ｇ）で示すように、トレンチ１１７内では、トレンチ下部に埋め込み電極１１８となるポリシリコンを残すように、またトレンチ１２０内及び表面に電極１２１となるポリシリコンが残るように、ポリシリコンのドライエッチングを実施する。ここで、埋め込み電極１１８となるポリシリコンは、後述するｐチャネル層１０６よりも深い位置までエッチングする。また、図示しないが、埋め込み電極１１８となるポリシリコンは、チップ周辺部等の別の断面にて、エミッタ電極１１４に接続される。次に図４（ｈ）で示すように、トレンチ１１７内の絶縁膜１１９をエッチングする。ここで、絶縁膜１１９は埋め込み電極１１８となるポリシリコンの周りに残るようにエッチングする。次に図４（ｉ）で示すように、トレンチ１１７内にゲート絶縁膜１０９を形成する。次に図４（ｊ）で示すように、ゲート電極用のポリシリコン２０５を堆積し、図４（ｋ）で示すようにドライエッチングによりゲート電極１１０を形成する。
次に図４（ｌ）で示すように、ホトレジスト２０６でパターニングし、ｐ型イオン、ｎ型イオンをイオン打ち込みし、図４（ｍ）で示すように、ｐチャネル層１０６、ｎ+エミッタ層１０７を形成する。その後、図４（ｎ）で示すように、層間絶縁膜１１３を堆積、エッチングし、ｐ+コンタクト層１０８を形成する。次に図４（ｏ）で示すように、エミッタ電極１１４を形成し、裏面にｎバッファ層１０３、ｐコレクタ層１０２、コレクタ電極１００を形成する。
なお、本実施例では、裏面のｐコレクタ層１０２やｎバッファ層１０３を表面工程の後に形成しているが、図４（ａ）の工程において、ｐコレクタ層１０２やｎバッファ層１０３が形成されているエピ基板等を用いてもかまわない。
以下、他の実施例について、主に実施例１と異なる点について説明する。
（実施例２）
図５は、本発明の実施例２であるＩＧＢＴの断面構造を示す。本実施例２において、トレンチ１２０の中で、トレンチ１１７に近い両端のみを残し、両端のトレンチ１２０の間にはフローティングｐ層１０５を設けている。両端以外のトレンチ１２０を削除することでトレンチの数が低減できるので、プロセス歩留まりが向上できると共にコレクタ−エミッタ間容量が低減できる。両端以外のトレンチ１２０を削除しても、フローティングｐ層１０５を設けることで、コーナ部の電界を緩和できる。また、ターンオン時にフローティングｐ層１０５の電位が持ち上がっても、ゲート電極１１０とフローティングｐ層１０５間にはｎ-ドリフト層１０４が介在するためゲート電極１１０とフローティングｐ層１０５は離れているので、ゲート電位には影響を与えず、ｄｖ／ｄｔの制御性を向上できる。
（実施例３）
図６は、本発明の実施例３であるＩＧＢＴの断面構造を示す。本実施例３では、実施例２で設けたフローティングｐ層１０５の代わりに、トレンチ１２０よりも深いフローティングｐ層１２２を設けている。フローティングｐ層１２２を深く形成することで、トレンチ１２０のコーナ部の電界を緩和でき、高耐圧化が可能となる。
（実施例４）
図７は、本発明の実施例４であるＩＧＢＴの断面構造を示す。本実施例４では、ｐチャネル層１０６の下部、すなわちｐチャネル層１０６とｎ-ドリフト層１０４の間に、ｎ層１２３が設けられている。すなわち、ｐチャネル層１０６およびｐ+コンタクト層１０８からなるｐ型半導体層に隣接するｎ型半導体層が、ｎバッファ層１０３、ｎ-ドリフト層１０４およびｎ層１２３からなる。ｎ層１２３はｐチャネル層１０６とｐｎ接合を形成する。ｎ層１２３のキャリア濃度は、ｐチャネル層１０６よりも低く、ｎ-ドリフト層１０４よりも高い。このｎ層１２３は、ｐチャネル層１０６およびｐ+コンタクト層１０８を通ってエミッタ電極１１４に流れ込むホールにとって障壁となるため、ｐチャネル層１０６近傍のｎ-ドリフト層１０４におけるホール濃度が増加し、オン電圧の低減が可能となる。
（実施例５）
図８は、本発明の実施例５であるＩＧＢＴの断面構造を示す。本実施例５では、ｎ層１２３の下部、すなわちｎ層１２３とｎ-ドリフト層１０４の間に、さらにｐ層１２４が設けられている。すなわち、ｎバッファ層１０３、ｎ-ドリフト層１０４およびｎ層１２３からなるｎ型半導体層に隣接するｐ型半導体層が、ｐ層１２４、ｐチャネル層１０６およびｐ+コンタクト層１０８からなる。ｐ層１２４はｎ層１２３とｐｎ接合を形成する。前述した実施例４では、ｎ層１２３のキャリア濃度を高めるほど、ホールに対する障壁が高くなりオン電圧の低減効果は高まるが、オフ時のｎ層１２３での電界強度が強くなり、耐圧に影響する。本実施例５では、ｐ層１２４を追加することで、ｎ層１２３での電界強度が緩和され、ｎ層１２３のキャリア濃度を高くしても耐圧が保持できるので、更なるオン電圧の低減が可能となる。
（実施例６）
図９は、本発明の実施例６である電力変換装置の主回路を示す。本実施例６は、インバータ装置であり、６０１はゲート駆動回路、６０２は上述した実施例１〜５のいずれかのＩＧＢＴ、６０３はＩＧＢＴに逆並列に接続されるダイオード、６０４および６０５は一対の直流入力端子、６０６、６０７および６０８は交流出力端子である。本実施例は、交流の相数が３相のため、３個の交流出力端子を備える。各ＩＧＢＴは、交流出力端子のいずれかと直流入力端子のいずれかの間に接続される。ＩＧＢＴがオン・オフスイッチングすることにより、直流電力が交流電力に変換される。
上述した実施例１〜５のいずれかのＩＧＢＴを電力変換装置における半導体スイッチング素子として適用することで、電力変換装置の低損失化と高信頼化が実現できる。
なお、本実施例６ではインバータ装置について説明したが、コンバータ装置やチョッパ等のその他の電力変換装置についても同様の効果が得られる。コンバータ装置では、６０４および６０５は直流入力端子、６０６、６０７および６０８は交流出力端子となり、ＩＧＢＴがオン・オフスイッチングすることにより、交流電力が直流電力に変換される。また、交流の相数は、３相に限らず、複数相でも良い。
以上、本発明の実施例について詳述したが、これら実施例に限らず、本発明の技術的思想の範囲内で種々の実施例が可能である。例えば、上述した実施例１〜５のＩＧＢＴはｎチャネル型であるが、本発明はｐチャネル型のＩＧＢＴについても適用できる。またトレンチゲートを有する他のデバイス構造においても同様である。
２１ ベース領域
２２ ウエル領域
２４、１１７、１２０、４２５ トレンチ
２５、１０９ ゲート絶縁膜
２６、１１０、４２７ ゲート電極
２７ ソース領域
２８、１１４ エミッタ電極
２９、３９ 絶縁領域
３０ コレクタ領域
３１、１００ コレクタ電極
１０１ コレクタ端子
１０２ ｐコレクタ層
１０３ ｎバッファ層
１０４ ｎ-ドリフト層
１０５ フローティングｐ層
１０６ ｐチャネル層
１０７ ｎ+エミッタ層
１０８ ｐ+コンタクト層
１１３ 層間絶縁膜
１１５ ゲート端子
１１６ エミッタ端子
１１８ 埋め込み電極
１１９、４２０ａ、４２０ｂ 絶縁膜
１２１ 電極
１２２ フローティングｐ層
１２３ ｎ層
１２４ ｐ層
２０１ 表面酸化膜
２０２、２０４、２０６ ホトレジスト
２０３、２０５ ポリシリコン
３０１ 抵抗
４００ 半導体装置
４１２ ｎドリフト層
４１４ ｎ+基板
４１６ ｐベース層
４１８ ｎ+ソース層
４２８ａ 埋め込みソース電極
４２８ｂ ソース電極
４３０ ドレイン電極
６０１ ゲート駆動回路
６０２ ＩＧＢＴ
６０３ ダイオード
６０４、６０５ 直流入力端子
６０６、６０７、６０８ 交流出力端子

Claims (13)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層に隣接する第２導電型の第２半導体層と、
    複数の第１のトレンチと、
    前記複数の第１トレンチ内に設けられるゲート電極と、
    前記第１トレンチ間に位置する第１領域および前記第１領域よりも前記第１トレンチ間の間隔が広い第２領域と、を備え、
    前記第１領域においては、
    前記第２半導体層に隣接する前記第１導電型の第３半導体層と、
    前記第３半導体層に隣接する前記第２導電型の第４半導体層と、
    を備え、
    前記ゲート電極は、前記第１トレンチ内において、前記第３半導体層、前記第４半導体層および前記第２半導体層の各表面上に、第１絶縁膜を介して設けられ、
    前記第１半導体層に低抵抗接触する第１電極と、
    前記第３半導体層および前記第４半導体層に低抵抗接触する第２電極と、
    を備える半導体装置において、
    前記第２領域においては、
    複数の第２トレンチと、
    前記複数の第２トレンチ内において、トレンチ側壁との間に第２絶縁膜を介して設けられ、前記第２電極と電気的に接続される第３の電極と、
    を備え、
    前記第１トレンチと前記第２トレンチとの間には前記第２半導体層が介在することを特徴とする半導体装置。
  2. 請求項１に記載される半導体装置において、前記第１トレンチ内における前記ゲート電極の下部に、トレンチ側壁との間に第３絶縁膜を介して設けられ、前記第２電極に電気的に接続される第４電極が設けられることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、前記第２絶縁膜の厚さは、前記第１絶縁膜の厚さよりも厚いことを特徴とする半導体装置。
  4. 請求項２に記載の半導体装置において、前記第２絶縁膜および前記第３絶縁膜の厚さは、前記第１絶縁膜の厚さよりも厚いことを特徴とする半導体装置。
  5. 請求項１または請求項２に記載の半導体装置において、前記第１トレンチに隣接する前記第２トレンチと前記第１トレンチとの距離は、前記第１トレンチ間の距離以下であることを特徴とする半導体装置。
  6. 請求項１または請求項２に記載の半導体装置において、前記第２領域において、前記第２トレンチ間に、前記第２導電型のフローティングの第５半導体層を設けることを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、前記第５半導体層の深さは、第２トレンチの深さよりも深いことを特徴とする半導体装置。
  8. 請求項１に記載の半導体装置において、前記ゲート電極および前記第３電極はポリシリコンからなることを特徴とする半導体装置。
  9. 請求項２に記載の半導体装置において、前記ゲート電極および前記第３電極並びに第４電極はポリシリコンからなることを特徴とする半導体装置。
  10. 請求項１または請求項２に記載の半導体装置において、前記第２半導体層は、前記第１半導体層に隣接する第１部分と前記第１部分に隣接する第２部分を含み、前記第１部分のキャリア濃度は前記第２部分のキャリア濃度よりも高いことを特徴とする半導体装置。
  11. 請求項１または請求項２に記載の半導体装置において、前記第２半導体層は、前記第３半導体層に隣接する第１部分と前記第１部分に隣接する第２部分を含み、前記第１部分のキャリア濃度は前記第２部分のキャリア濃度よりも高いことを特徴とする半導体装置。
  12. 請求項１または請求項２に記載の半導体装置において、前記第３半導体層内には前記第２導電型の第５半導体層が設けられ、前記第５半導体層のキャリア濃度は前記第２半導体層のキャリア濃度よりも高いことを特徴とする半導体装置。
  13. 一対の直流端子と、
    相数に等しい個数の交流端子と、
    直流端子と交流端子との間に接続される複数の半導体スイッチング素子と、
    を備える電力変換装置において、
    前記複数の半導体スイッチング素子の各々が請求項１乃至１２のいずれか１項に記載の半導体装置であることを特徴とする電力変換装置。
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