JPWO2018074427A1 - 半導体装置 - Google Patents

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Abstract

ゲートトレンチ部に対してエミッタ電位である導電部を有するダミートレンチ部の比率を高くすると、コレクタ‐ゲート間容量(以下、CCG)が減り、コレクタ‐エミッタ間容量(以下、CCE)が増える。これにより、発振現象が生じやすくなる。第1導電型の半導体基板と、半導体基板内の表面側に設けられた第2導電型のベース領域と、半導体基板の表面からベース領域を貫通して半導体基板内に設けられ、ゲート導電部を有する、ゲートトレンチ部と、半導体基板の表面からベース領域を貫通して半導体基板内に設けられ、エミッタ電位を有する上部ダミー導電部と、上部ダミー導電部の下に位置しゲート電位を有する下部ゲート導電部とを含む、ダミートレンチ部とを備え、ダミートレンチ部の下部ゲート導電部は、ゲートトレンチ部のゲート導電部と接続する半導体装置を提供する。

Description

本発明は、半導体装置に関する。
ゲートトレンチを矩形環状に設けることが知られている(例えば、特許文献1参照)。また、ゲートトレンチおよびダミートレンチをそれぞれ矩形環状に設けることが知られている(例えば、特許文献2参照)。
[先行技術文献]
[特許文献]
[特許文献1] 特開2013−150000号公報
[特許文献2] 特開2016−092177号公報
解決しようとする課題
ゲートトレンチ部に対してエミッタ電位である導電部を有するダミートレンチ部の比率を高くすると、コレクタ‐ゲート間容量(以下、CCG)が減り、コレクタ‐エミッタ間容量(以下、CCE)が増える。これにより、発振現象が生じやすくなる。
一般的開示
本発明の第1の態様においては、半導体装置を提供する。半導体装置は、半導体基板と、ベース領域と、ゲートトレンチ部と、ダミートレンチ部とを備えてよい。半導体基板は、第1導電型であってよい。ベース領域は、半導体基板内の表面側に設けられてよい。ベース領域は、第2導電型であってよい。ゲートトレンチ部は、半導体基板の表面からベース領域を貫通して半導体基板内に設けられてよい。ゲートトレンチ部は、ゲート導電部を有してよい。ダミートレンチ部は、半導体基板の表面からベース領域を貫通して半導体基板内に設けられてよい。ダミートレンチ部は、上部ダミー導電部と、下部ゲート導電部とを含んでよい。上部ダミー導電部は、エミッタ電位を有してよい。下部ゲート導電部は、上部ダミー導電部の下に位置してよい。下部ゲート導電部は、ゲート電位を有してよい。ダミートレンチ部の下部ゲート導電部は、ゲートトレンチ部のゲート導電部と接続してよい。
半導体基板の表面において、複数のゲートトレンチ部と複数のダミートレンチ部とが、メサ領域を囲んでよい。メサ領域は、半導体装置のトランジスタ部に設けられてよい。メサ領域は、ベース領域を有してよい。
半導体基板の表面において、ダミートレンチ部は、第1の直線部と、第2の直線部と、交差部とを有してよい。第1の直線部は、第1方向に延伸してよい。第2の直線部は、第2方向に延伸してよい。第2方向は、第1方向に対して直交してよい。交差部において、第1の直線部と第2の直線部とが交わってよい。
半導体基板の表面において、複数のメサ領域は、第1方向および第2方向に直線状に並んで設けられてよい。
半導体基板の表面において、半導体装置のトランジスタ部に設けられベース領域を各々有する複数のメサ領域は、第1のグループと、第2のグループと、第3のグループとを含んでよい。第1のグループにおいて、各メサ領域は第1方向において直線状に並んで設けられてよい。第2のグループにおいて、各メサ領域は第1方向において直線状に並んで設けられてよい。第2のグループにおいて、各メサ領域は第2方向において第1のグループに対して最も近くてよい。第2のグループにおいて、各メサ領域は第1のグループの各メサ領域に対して第1方向において互いに半周期ずれて設けられてよい。第3のグループにおいて、各メサ領域は第1方向において直線状に並んで設けられてよい。第3のグループにおいて、各メサ領域は第2方向において第1のグループに対して2番目に近くてよい。第3のグループにおいて、各メサ領域は第1のグループの各メサ領域に対して第2方向において互いに並んで設けられてよい。
ダミートレンチ部は、半導体基板の表面において、メサ領域の第1方向に平行な辺に隣接して設けられてよい。ゲートトレンチ部は、半導体基板の表面において、メサ領域の第2方向に平行な辺に隣接して設けられてよい。
半導体装置は、半導体装置のトランジスタ部に隣接するダイオード部さらに備えてよい。トランジスタ部およびダイオード部に設けられた複数のダミートレンチ部の各々は、下部ゲート導電部を有してよい。
複数のダミートレンチ部のうち少なくとも一つのダミートレンチ部は、下部ゲート導電部を有さなくてもよい。
半導体装置は、半導体装置のトランジスタ部に隣接するダイオード部さらに備えてよい。トランジスタ部における複数のダミートレンチ部のうちダイオード部に最も近い複数の第2の直線部は、第2方向において隣接する第2の直線部同士が互いに連結してよい。ダイオード部に最も近い複数の第2の直線部は、下部ゲート導電部を有しなくてもよい。
ダミートレンチ部の下部ゲート導電部は、ベース領域よりも下に設けられてよい。
ダミートレンチ部は、上部絶縁膜と、下部絶縁膜とを有してよい。上部絶縁膜は、上部ダミー導電部の側部および底部に設けられてよい。下部絶縁膜は、下部ゲート導電部の側部および底部に設けられてよい。下部絶縁膜は、上部絶縁膜よりも厚くてよい。
半導体基板は、第1導電型のドリフト領域を有してよい。ドリフト領域は、ベース領域よりも下に位置してよい。ダミートレンチ部の上部絶縁膜は、ドリフト領域に接触しなくてよい。ダミートレンチ部の下部絶縁膜は、ドリフト領域に接触してよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第1実施形態における半導体装置100の上面図である。 図1のA‐A'断面を示す図である。 図1のB‐B'断面を示す図である。 図1のC‐C'断面を示す図である。 図1のD‐D'断面を示す図である。 第1実施形態における、メサ領域19、ダミートレンチ部30およびゲートトレンチ部40を示す図である。 第1実施形態の変形例における、メサ領域19、ダミートレンチ部30およびゲートトレンチ部40を示す図である。 ダミートレンチ部30の変形例を示す図である。 第2実施形態における半導体装置100のD‐D'断面を示す図である。 第3実施形態における半導体装置100の上面図である。 第3実施形態における半導体装置100のD‐D'断面を示す図である。 第4実施形態における半導体装置100の上面図である。 第4実施形態における半導体装置100のF‐F'断面を示す図である。 第5実施形態における半導体装置100の上面図である。 第6実施形態における半導体装置100の上面図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、第1実施形態における半導体装置100の上面図である。本例の半導体装置100は、IGBT(Insulated Gate Bipolar Transistor)が設けられたIGBT部80と、FWD(Free Wheeling Diode)が設けられたFWD部90とを有する。IGBT部80は、トランジスタ部の一例である。トランジスタ部の他の例は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)であってもよい。FWD部90は、ダイオード部の一例である。本例の半導体装置100は、IGBT部80とFWD部90とを1つの半導体基板に一体形成したRC‐IGBT(Reverse‐Conducting IGBT)である。
本例のIGBT部80は、X方向においてFWD部90に隣接する。本例において、X方向とY方向とは互いに直交する方向である。X方向は第1方向の一例であり、Y方向は第2方向の一例である。Z方向はX‐Y平面に垂直な方向である。X方向、Y方向およびZ方向は、いわゆる右手系を成す。なお、本例において「上」および「上方」は、半導体基板の裏面から表(おもて)面に向かう方向(+Z方向)を意味する。これに対して、「下」および「下方」は、+Z方向とは反対方向である−Z方向を意味する。本例において、上および下は相対的な位置関係を説明する便宜的な表現に過ぎない。Z方向は、必ずしも重力方向または地面に垂直な方向を意味しない。
図1は、半導体基板の端部周辺における活性領域を示しており、半導体基板の中心部および半導体基板の端部に位置するエッジ終端部等の他の領域を省略している。半導体装置100は、上面視において活性部を囲むエッジ終端部を有してよい。本例において活性部とは、IGBT部80およびFWD部90を含む領域を指す。エッジ終端部は、半導体基板の表面側における電界集中を緩和する機能を有する。エッジ終端部は、例えば、ガードリング、フィールドプレート、リサーフまたはこれらの2種類以上を組み合わせた構造を有する。
本例の半導体装置100は、半導体基板内の表面側において、n型のエミッタ領域12、p型のベース領域14、p型のコンタクト領域15、p型のウェル領域28、ダミートレンチ部30、ゲートトレンチ部40、および、ダミートレンチ部50を備える。なお、nまたはpは、それぞれ電子または正孔が多数キャリアであることを意味する。また、nまたはpの右肩に記載した+または−について、+はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
本例の半導体基板は第1導電型のシリコン基板であるが、第1導電型の炭化シリコン基板または第1導電型の窒化ガリウム基板であってもよい。本例において第1導電型はn型であり、本例の半導体基板はn型のシリコン基板である。第2導電型のベース領域14は、IGBT部80およびFWD部90に設けられる。本例において、第2導電型はp型である。なお、各例において説明する基板、領域およびその他の部分導電型は、それぞれ逆の導電型であってもよい。
図1においては、半導体基板の表面上に設けられた層間絶縁膜26に設けられたコンタクトホール64、66および74、ならびに、FWD部90の層間絶縁膜26に設けられたコンタクトホール68を示す。コンタクトホール64、66および68は、エミッタ電極62と表面との電気的接続を提供する。これに対して、コンタクトホール74は、ゲート金属層72と表面との電気的接続を提供する。
[IGBT部80]本例のIGBT部80は、複数のメサ領域19を有する。各メサ領域19は、ベース領域14を有する。IGBT部80のベース領域14は、メサ領域19の周辺部において半導体基板の表面に露出する。本例のメサ領域19は、半導体基板のおもて面において、2つのゲートトレンチ部40および2つのダミートレンチ部50により四方を囲まれる。本例のダミートレンチ部30は、メサ領域19のX方向に平行な辺に隣接する。また、本例のゲートトレンチ部は、メサ領域19のY方向に平行な辺に隣接して設けられる。なお、上面視におけるメサ領域19の形状は、矩形に限定されず、五角形以上の多角形でもよい。
本例のIGBT部80のメサ領域19は、複数のエミッタ領域12を有する。エミッタ領域12は、メサ領域19の周辺部において、半導体基板の表面に露出する。本例のエミッタ領域12は、メサ領域19のY方向の中点近傍であって、メサ領域19の±X方向端部に設けられる。つまり、本例においては、1つのメサ領域19が2つのエミッタ領域12を有する。本例のエミッタ領域12は、Y方向に延伸する帯形状を有する。
本例のIGBT部80のメサ領域19は、コンタクト領域15を有する。コンタクト領域15は、メサ領域19の中央部において、半導体基板の表面に露出する。コンタクト領域15は、メサ領域19よりも小さい範囲に設けられる。本例のコンタクト領域15は、メサ領域19と相似な矩形形状を有する。本例のコンタクト領域15は、コンタクトホール64の開口部において露出する。なお、本例のコンタクトホール64は、コンタクト領域15と同様にメサ領域19と相似な矩形形状を有する。コンタクトホール64は、図1における境界線の内側に開口を有する。例えば、エミッタ電極62およびコンタクト領域15は、コンタクトホール64の内側において互いに接続する。
ダミートレンチ部30およびゲートトレンチ部40は、半導体基板の表面側からベース領域14を貫通して設けられる。本例において、トレンチ部がベース領域14を貫通するとは、表面側の全体に設けられたベース領域14がエッチングにより上面視において分離された状況を指す。
本例のダミートレンチ部30は、ダミートレンチの内壁に形成された上部絶縁膜32と、上部絶縁膜32で内壁が覆われたダミートレンチの内部に形成された上部ダミー導電部34とを少なくとも有する。上部ダミー導電部34は、コンタクトホール66を介してエミッタ電極62に接続する。なお、本例のエミッタ電極62は、ウェル領域28から+Y方向に延伸し、IGBT部80およびFWD部90の全体を覆う。なお、ウェル領域28は、−Y方向端部に位置するベース領域14よりもさらに−Y方向の位置に設けられる。
ダミートレンチ部30は、第1の直線部37と、第2の直線部38と、交差部39とを有する。本例においては、IGBT部80の−Y方向端部のメサ領域19に隣接するダミートレンチ部30において、第1の直線部37と、第2の直線部38と、交差部39とを示す。ただし、IGBT部80の各ダミートレンチ部30は、同様な第1の直線部37と、第2の直線部38と、交差部39とを有してよい。
1つの第1の直線部37および1つの第2の直線部38を点線により囲んで示す。また、1つの交差部39を矢印により示す。第1の直線部37は、X方向に延伸する。これに対して、第2の直線部38は、Y方向に延伸する。本例においては、1つの第2の直線部38に対して、複数の第1の直線部37が直交する。第1の直線部37と、第2の直線部38とが交わる位置を交差部39と称する。
ダミートレンチ部30のダミートレンチは、所定の深さを有する。本例では、ゲートトレンチ部40に加えてダミートレンチ部30を設けるので、トレンチ間にホールが蓄積されるキャリア蓄積効果を得ることができる。これにより、オン電圧を低減することができる。また、本例のダミートレンチ部30は、第1の直線部37と第2の直線部38とを離間させず交差部39において直交させるので、交差部39を設けない場合に比べてキャリア蓄積効果を向上させることができる。
なお、交差部39のダミートレンチは、第1の直線部37および第2の直線部38のダミートレンチよりも深くてよい。仮に、交差部39がゲートトレンチ部40に設けられる場合、交差部39近傍のゲート閾値電圧が、第1の直線部37および第2の直線部38のゲート閾値電圧とは異なり得る。つまり、ゲートトレンチ部40の場所によって、ゲート閾値電圧が変動する問題が生じる。これに対して本例においては、ダミートレンチ部30に交差部39を設けてゲートトレンチ部40には交差部39を設けないので、ゲート閾値電圧が変動する問題を回避することができる。
ゲートトレンチ部40は、ゲートトレンチの内壁に形成された絶縁膜42と、絶縁膜42で内壁が覆われたゲートトレンチの内部に形成されたゲート導電部44とを有する。ゲート導電部44は、IGBTのチャネルを制御する機能を有する。ゲート導電部44は、コンタクトホール74を介してゲート金属層72に接続する。本例のゲート金属層72は、−Y方向の端部に位置するダミートレンチ部30およびゲートトレンチ部40の一部を少なくとも覆う。本例のゲート金属層72は、主にウェル領域28上に設けられる。
ゲートトレンチ部40の内部に形成されたゲート導電部44に所定の電圧が印加されると、エミッタ領域12の下方に形成されたp型のベース領域においてゲートトレンチ部40と接する領域にチャネルが形成される。エミッタ電極62に所定の低電位(例えば、接地電位)が印加され、かつ、半導体基板の裏面に設けられたコレクタ電極に所定の高電位(例えば、数十ボルトから数千ボルト)が印加された場合にチャネルが形成されると、コレクタ電極からチャネルを経由してエミッタ電極62に電流が流れる。
本例では、ダミートレンチ部30およびゲートトレンチ部40によってメサ領域19を囲むので、半導体装置100の設計段階において半導体基板の表面におけるゲートトレンチ部40の密度を容易に調整できる。具体的には、2つの第1の直線部37を連結させることにより、ゲートトレンチ部40をダミートレンチ部30とすることができる。これにより、ダミートレンチ部30の占有面積に対するゲートトレンチ部40の占有面積の比率を容易に調整することできる。なお、本例のダミートレンチ部30およびゲートトレンチ部40が有するトレンチは、同じ深さである。
なお、本例において、部分的にゲート金属層72の下に位置するゲートトレンチ部40は、Y方向に延伸する直線形状である。ただし、2つの当該ゲートトレンチ部40は、−Y方向端部においてU字状に連結されてもよい。つまり、部分的にゲート金属層72の下に位置する2つのゲートトレンチ部40は、U字の長手部を構成して、U字の短手部により互いに連結されてもよい。
また、ゲートトレンチ部40の占有面積の比率を相対的に増加させることにより寄生ゲート容量を増加させ、ダミートレンチ部30の占有面積の比率を相対的に増加させることにより寄生ゲート容量を低下させることもできる。このように、本例の半導体装置100においては、半導体装置100の設計段階において寄生ゲート容量を所望の値に容易に調整することができる。
[FWD部90]本例において、IGBT部80とFWD部90との境界部85近傍におけるFWD部90は、四方を何らかのトレンチ部で囲まれたメサ領域19を有しない。境界部85近傍におけるFWD部90においては、ベース領域14が+Y方向に延伸する。本例のFWD部90は、ダミートレンチ部50を有する。ダミートレンチ部50は、IGBT部80とFWD部90との境界部85近傍におけるベース領域14の+X方向に隣接する。
ダミートレンチ部50は、ダミートレンチの内壁に形成された絶縁膜52と、絶縁膜52で内壁が覆われたダミートレンチの内部に形成されたダミー導電部54とを少なくとも有する。ダミー導電部54は、コンタクトホール68を介してエミッタ電極62に接続する。ダミートレンチ部50に囲まれた領域には、複数のメサ領域19が設けられる。FWD部90における各メサ領域19は、ベース領域14を有する。ベース領域14の構成は、IGBT部80のベース領域14と同じであるので、重複説明を省略する。なお、FWD部90のメサ領域19は、エミッタ領域12およびコンタクト領域15を有しない。
図2は、図1のA‐A'断面を示す図である。A‐A'断面は、IGBT部80およびFWD部90を通る断面図である。丸で囲んだ「E」、「G」および「C」は、それぞれ、エミッタ端子、ゲート端子およびコレクタ端子を意味する。エミッタ端子は、半導体基板10の表面上に位置するエミッタ電極62に電気的に接続する。これに対してコレクタ端子は、半導体基板10の裏面下に位置するコレクタ電極24に電気的に接続する。なお、ゲート導電部44とエミッタ電極62とは、層間絶縁膜26により互いに電気的に分離される。
本例の半導体基板10は、ベース領域14よりも裏面側であってゲートトレンチ46の底部よりも表面側に、n型の蓄積領域16を有する。本例の蓄積領域16は、IGBT部80およびFWD部90に渡って設けられる。半導体基板10は、蓄積領域16の下にn型のドリフト領域18を有する。つまり、ドリフト領域18は、ベース領域14よりも下に位置する。また、半導体基板10は、ドリフト領域18の下にn型のバッファ領域20を有する。さらに、半導体基板10は、IGBT部80におけるバッファ領域20の下にp型のコレクタ領域22を有し、FWD部90におけるバッファ領域20の下にn型のカソード領域92を有する。また、コレクタ領域22およびカソード領域92の下にはコレクタ電極24が設けられる。本例のIGBT部80は、活性領域において、おもて面に対して半導体基板10の裏面に垂直な方向にコレクタ領域22を投影したときの投影領域であって、エミッタ領域12およびコンタクト領域15を含む所定の単位構成が規則的に配置された領域に位置する。また、本例のFWD部90は、活性領域において、カソード領域92に一致する裏面の領域、または、おもて面に対して半導体基板10の裏面に垂直な方向にカソード領域92を投影したときの投影領域に位置する。
バッファ領域20のn型不純物濃度は、ドリフト領域18のn型不純物濃度よりも高い。バッファ領域20は、ベース領域14の裏面側から広がる空乏層が、コレクタ領域22に到達することを防ぐフィールドストップ層として機能してよい。なお、図2においては、ゲートトレンチ部40におけるゲートトレンチ46と、ダミートレンチ部50におけるダミートレンチ56とを示す。ゲートトレンチ46およびダミートレンチ56は、エッチングにより形成されたトレンチ部の外形を指す。ゲートトレンチ46とダミートレンチ56は、同じ深さでもよいし、異なる深さであってもよい。
図3は、図1のB‐B'断面を示す図である。B‐B'断面は、IGBT部80のダミートレンチ部30およびゲートトレンチ部40を通る断面図である。丸で囲んだ「G」はゲート端子を意味する。ゲート端子は、ゲート金属層72に電気的に接続する。
ダミートレンチ部30は、上部絶縁膜32および上部ダミー導電部34と、下部絶縁膜33および下部ゲート導電部35とを有する。下部ゲート導電部35は、上部ダミー導電部34の下に位置する。下部ゲート導電部35は、下部絶縁膜33で内壁が覆われたダミートレンチの内部に設けられる。上部ダミー導電部34と下部ゲート導電部35とは、上部絶縁膜32により電気的に分離される。
下部ゲート導電部35は、ゲートトレンチ部40のゲート導電部44と接続する。それゆえ、下部ゲート導電部35はゲート電位を有する。これに対して、上部ダミー導電部34はエミッタ電位を有する。本例では、ゲート導電部44同士が別途の配線およびコンタクトホールを介して接続せず、下部ゲート導電部35を介してゲート導電部44同士が接続するので、半導体装置100の微細化が容易となる。
仮に、ダミートレンチ部30の導電部が全てエミッタ電位の導電部である場合には、ゲートトレンチ部40に対するダミートレンチ部30の占有面積の比率を高くすると、対応してCCGが減りCCEが増えるので、発振現象(ゲートのオンオフに伴い半導体装置の出力が発振する現象)が生じやすくなる。仮に、CCGが減少するとゲートのスイッチングスピードが速くなる。これにより、単位時間当たりの電圧変化(dv/dt)が高くなるので発振現象が発生する。これに対して、本例におけるIGBT部80のダミートレンチ部30は、上部ダミー導電部34および下部ゲート導電部35のスプリット構造を有する。ダミートレンチ部30は下部ゲート導電部35を有するので、下部ゲート導電部35を介してCCGが形成される。本例ではこのようにCCGを設けるので、ダミートレンチ部30がゲート電位の導電部を有さない場合に比べて、ゲートトレンチ部40に対するダミートレンチ部30の占有面積の比率を高くしても発振現象が生じることを抑制することができる。
図4は、図1のC‐C'断面を示す図である。C‐C'断面は、IGBT部80のダミートレンチ部30を通る断面図である。下部ゲート導電部35は、ベース領域14よりも下に設けられてよい。本例の下部ゲート導電部35は、蓄積領域16の下に設けられる。これに伴い、下部ゲート導電部35を被包する下部絶縁膜33の底部および側部は、ドリフト領域18に接触する。これに対して、上部絶縁膜32は、ドリフト領域18に接触しない。
上部ダミー導電部34の最下端は、蓄積領域16の上端および下端の間に位置してよい。上部ダミー導電部34の電位はエミッタ電極62と同じである。また、ドリフト領域18におけるn型不純物のドーピング濃度は例えば1×1014/cm程度かそれ以下である。IGBTがターンオンするときには、電荷キャリア(電子、正孔)の影響によりドリフト領域18の電位が変動する。エミッタ電極と同電位の上部ダミー導電部34の最下端がドリフト領域18に達していると、ドリフト領域18に接するトレンチ部の側壁に、正孔の反転層が容易に形成される。この正孔の反転層を伝って、正孔がベース領域14に入り、伝導度変調がし難くなる。そのため、ターンオン時間が長くなる。一方、蓄積領域16はドリフト領域18よりもドーピング濃度が高いので、正孔の反転層ができる電圧閾値はドリフト領域18よりも高い。そのため、上部ダミー導電部34の最下端が蓄積領域16の上端および下端の間に位置すれば、正孔の反転層はほとんど形成されず、ターンオン時間を短縮できる。
図4に示した、下部ゲート導電部35の製造方法の一例を説明する。まず、半導体基板10の表面に、配列方向において延伸するダミートレンチ36およびゲートトレンチ46を形成する。次に、ダミートレンチ36およびゲートトレンチ46の内壁を覆う絶縁膜を形成する。当該絶縁膜は、二酸化シリコンであってよい。次に、ダミートレンチ部30およびゲートトレンチ部40内にポリシリコンを形成する。これにより、ゲートトレンチ部40における絶縁膜42およびゲート導電部44を形成する。
次に、ゲートトレンチ部40等をマスク材料で覆い、ダミートレンチ部30のみをマスク材料から露出させる。そして、エッチングにより、ダミートレンチ部30内の絶縁膜およびポリシリコンを部分的に除去する。エッチング後において、ダミートレンチ部30内に残ったポリシリコンが下部ゲート導電部35となり、ダミートレンチ36の内壁に残った絶縁膜が下部絶縁膜33となる。
次に、下部ゲート導電部35上に絶縁膜を形成する。当該絶縁膜も、二酸化シリコンであってよい。これにより上部絶縁膜32を形成する。次に、ダミートレンチ部30内の上部絶縁膜32に接してポリシリコンを形成する。次に、上部ダミー導電部34となる部分を残して、ポリシリコンを除去する。これにより、図4のY‐Z断面に示した構造を形成できる。
図5は、図1のD‐D'断面を示す図である。D‐D'断面は、IGBT部80のダミートレンチ部30およびFWD部90のダミートレンチ部50を通る断面図である。本例において、IGBT部80におけるダミートレンチ部30の導電部は、上部ダミー導電部34および下部ゲート導電部35を有する。これに対して、FWD部90のダミートレンチ部50の導電部は、ダミー導電部54のみを有する。
第1実施形態の第1変形例として、ダミートレンチ部50が、上部ダミー導電部34と下部ゲート導電部35とを有してもよい。つまり、IGBT部80およびFWD部90におけるダミートレンチ部30および50の各々が、上部ダミー導電部34と下部ゲート導電部35を有してもよい。これにより、半導体基板10の表面側における電位分布のアンバランスを解消することができる。
図6Aは、第1実施形態における、メサ領域19、ダミートレンチ部30およびゲートトレンチ部40を示す図である。図6Aにおいては、説明のために、IGBT部80のメサ領域19、ダミートレンチ部30およびゲートトレンチ部40のみを示し、他の構成を省略する。なお、ダミートレンチ部30とゲートトレンチ部40との境界を点線により示す。
本例において、複数のメサ領域19は、いわゆる格子状に設けられる。つまり、複数のメサ領域19は、第1方向および第2方向に直線状に並んで設けられる。つまり、X方向に並んだ各メサ領域19は、メサ領域19のY方向位置が一致する。また、Y方向に並んだ各メサ領域19は、メサ領域19のX方向位置が一致する。このように、ダミートレンチ部30およびゲートトレンチ部40が、各メサ領域19を囲むことにより、キャリア蓄積効果を得ることができる。
図6Bは、第1実施形態の第2変形例における、メサ領域19、ダミートレンチ部30およびゲートトレンチ部40を示す図である。なお、図6Bにおいては、説明を容易にするために、ダミートレンチ部30と、ゲートトレンチ部40との境界を実線により示す。図6Bにおいても、図6Aと同様に、IGBT部80のメサ領域19、ダミートレンチ部30およびゲートトレンチ部40を示す。
本例において、複数のメサ領域19は、いわゆる千鳥格子状に設けられる。本例における複数のメサ領域19は、第1のグループ119‐1と、+Y方向において第1のグループ119‐1に対して最も近い第2のグループ119‐2と、+Y方向において第1のグループ119‐1に対して2番目に近い第3のグループ119‐3とを含む。
第1のグループ119‐1、第2のグループ119‐2および第3のグループ119‐3においては、各メサ領域19がX方向において直線状に並んで設けられる。第2のグループ119‐2の各メサ領域19は、第1のグループ119‐1の各メサ領域19に対してX方向において互いに半周期ずれて設けられる。なお、本例のメサ領域19に関する1周期とは、X方向に隣接するメサ領域19の中心間の長さを意味する。半周期は当該1周期の半分の長さを意味する。
第3のグループ119‐3の各メサ領域19は、第1のグループ119‐1の各メサ領域19に対してY方向において互いに並んでいる。本例において、第1のグループ119‐1および第3のグループ119‐3の各メサ領域19は、中心の位置がX方向において一致する。第3のグループ119‐3の+Y方向に隣接して、第2のグループ119‐2と同様の第4のグループ119‐4が設けられてよい。このように、第1のグループ119‐1および第2のグループ119‐2の構成が周期的にY方向に繰り返されてよい。なお、FWD部90も、IGBT部80と同様のメサ領域19の配置を有してよい。本例においても、図6Aの例と同様にキャリア蓄積効果を得ることができる。
図7は、ダミートレンチ部30の変形例を示す図である。上部絶縁膜32と下部絶縁膜33との境界を点線により示す。ただし、上部絶縁膜32および下部絶縁膜33が同じ材料である場合、境界は観察できなくてもよい。上部絶縁膜32は、上部ダミー導電部34の側部および底部に設けられる。下部絶縁膜33は、上部ダミー導電部34の底部と下部ゲート導電部35の頂部との間に加えて、下部ゲート導電部35の側部および底部に設けられる。本例の下部絶縁膜33の厚みtは、上部絶縁膜32の厚みtよりも厚い。当該構成においても、発振現象を抑制するCCGを確保することができる。
本例において、表面から上部ダミー導電部34の底部までの深さをDとし、表面から下部ゲート導電部35の頂部までの深さをDとする。本例において、深さDは、深さDよりも深い。本例の深さDは、ベース領域14よりも深く、蓄積領域16とドリフト領域18との境界よりも浅い。つまり、本例の上部ダミー導電部34の底部は、蓄積領域16と同じ深さ範囲に位置する。下部ゲート導電部35の頂部は、深さDよりも深い位置に設けられてよい。
図8は、第2実施形態における半導体装置100のD‐D'断面を示す図である。複数のダミートレンチ部30のうち少なくとも一つのダミートレンチ部30は、下部ゲート導電部35を有さなくてもよい。本例において、−Y方向端部に位置するダミートレンチ部30は下部ゲート導電部35を有さない。−Y方向端部に位置するダミートレンチ部30は、ダミートレンチ36内において、ダミートレンチ部50と同様に、絶縁膜52とダミー導電部54とを有する。係る点が、第1実施形態と異なるが、本例においても第1実施形態と同様の有利な効果を得ることができる。また、本例と第1実施形態の変形例とを組み合わせてもよい。
なお、本例のダミートレンチ部30および50のように、導電部を全てダミー導電部54とする場合には、第1実施例と異なる製造方法を採用してよい。例えば、エッチングにより、ダミートレンチ部30内のポリシリコンを全て除去する。その後、ダミートレンチ部30内の全体にポリシリコンを形成することにより、ダミー導電部54を形成してよい。
図9は、第3実施形態における半導体装置100の上面図である。本例において、IGBT部80におけるダミートレンチ部30の第1直線部が、+X方向に延伸してFWD部90におけるダミートレンチ部50と連結する。
図10は、第3実施形態における半導体装置100のD‐D'断面を示す図である。本例のダミートレンチ部30は、第1実施形態と同様に上部ダミー導電部34および下部ゲート導電部35を有する。下部ゲート導電部35は、境界部85において終端する。但し、上部ダミー導電部34は、FWD部90におけるダミー導電部54に連結する。係る点が、第1実施形態と異なるが、本例においても第1実施形態と同様の有利な効果を得ることができる。また、本例と第1実施形態の変形例および第2実施形態とを組み合わせてもよい。
図11は、第4実施形態における半導体装置100の上面図である。本例においては、境界部85には、ダミートレンチ部30を配置し、ゲートトレンチ部40を配置しない。つまり、複数のダミートレンチ部30のうちIGBT部80に最も近い複数の第2の直線部38は、Y方向において隣接する第2の直線部38同士が互いに連結してよい。本例において、境界部85のダミートレンチ部30は、下部ゲート導電部35を有しない。つまり、本例において、境界部85のダミートレンチ部30は、FWD部90のダミートレンチ部50と同様に、絶縁膜52およびダミー導電部54を有する。
図12は、第4実施形態における半導体装置100のF‐F'断面を示す図である。図12においては実線で示す様に、ダミートレンチ部30の上部ダミー導電部34と、境界部85におけるダミートレンチ部30のダミー導電部54とは、離間する。ただし、他の例においては、点線で示す様に、上部ダミー導電部34はダミー導電部54に連結してもよい。係る点が、第1実施形態と異なるが、本例においても第1実施形態と同様の有利な効果を得ることができる。また、本例と第1実施形態の変形例、第2実施形態および第3実施形態とを組み合わせてもよい。
図13は、第5実施形態における半導体装置100の上面図である。本例は、FWD部90のメサ領域19が、IGBT部80のメサ領域19と同様にエミッタ領域12を有する。係る点が、第1実施形態と異なるが、本例においても第1実施形態と同様の有利な効果を得ることができる。また、本例と第1実施形態の変形例、第2実施形態、第3実施形態および第4実施形態とを組み合わせてもよい。
図14は、第6実施形態における半導体装置100の上面図である。なお、図14においては、層間絶縁膜26を省略する。本例のダミートレンチ部30および50は、いわゆるストライプ形状を有する。本例のダミートレンチ部30および50は、Y方向に平行に設けられる。ダミートレンチ部30は、第1の直線部37を有せず、第2の直線部38のみを有する。それゆえ、ダミートレンチ部30は、交差部39を有しない。本例においては、複数のダミートレンチ部30の各第2の直線部38上に、上部ダミー導電部34とエミッタ電極62とが電気的に接続するためのコンタクトホール66が設けられる。係る点が、第1実施形態と異なるが、本例においても第1実施形態と同様の有利な効果を得ることができる。また、本例と第1実施形態の変形例とを組み合わせてもよい。本例と第4または第5実施形態を組み合わせてもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示していない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
10・・半導体基板、12・・エミッタ領域、14・・ベース領域、15・・コンタクト領域、16・・蓄積領域、18・・ドリフト領域、19・・メサ領域、20・・バッファ領域、22・・コレクタ領域、24・・コレクタ電極、26・・層間絶縁膜、28・・ウェル領域、30・・ダミートレンチ部、32・・上部絶縁膜、33・・下部絶縁膜、34・・上部ダミー導電部、35・・下部ゲート導電部、36・・ダミートレンチ、37・・第1の直線部、38・・第2の直線部、39・・交差部、40・・ゲートトレンチ部、42・・絶縁膜、44・・ゲート導電部、46・・ゲートトレンチ、50・・ダミートレンチ部、52・・絶縁膜、54・・ダミー導電部、56・・ダミートレンチ、62・・エミッタ電極、64、66、68・・コンタクトホール、72・・ゲート金属層、74・・コンタクトホール、80・・IGBT部、85・・境界部、90・・FWD部、92・・カソード領域、100・・半導体装置、119・・グループ
半導体装置は、半導体装置のトランジスタ部に隣接するダイオード部さらに備えてよい。トランジスタ部およびダイオード部に設けられた複数のダミートレンチ部の各々は、下部ゲート導電部を有してよい。
半導体装置は、半導体装置のトランジスタ部に隣接するダイオード部さらに備えてよい。トランジスタ部における複数のダミートレンチ部のうちダイオード部に最も近い複数の第2の直線部は、第2方向において隣接する第2の直線部同士が互いに連結してよい。ダイオード部に最も近い複数の第2の直線部は、下部ゲート導電部を有しなくてもよい。
本例の半導体基板は第1導電型のシリコン基板であるが、第1導電型の炭化シリコン基板または第1導電型の窒化ガリウム基板であってもよい。本例において第1導電型はn型であり、本例の半導体基板はn型のシリコン基板である。第2導電型のベース領域14は、IGBT部80およびFWD部90に設けられる。本例において、第2導電型はp型である。なお、各例において説明する基板、領域およびその他の部分導電型は、それぞれ逆の導電型であってもよい。
図7は、ダミートレンチ部30の変形例を示す図である。上部絶縁膜32と下部絶縁膜33との境界を点線により示す。ただし、上部絶縁膜32および下部絶縁膜33が同じ材料である場合、境界は観察できなくてもよい。上部絶縁膜32は、上部ダミー導電部34の側部および底部に設けられる。下部絶縁膜33は、上部ダミー導電部34の底部と下部ゲート導電部35の頂部との間に加えて、下部ゲート導電部35の側部および底部に設けられる。本例の下部絶縁膜33の厚み は、上部絶縁膜32の厚み よりも厚い。当該構成においても、発振現象を抑制するCCGを確保することができる。
図11は、第4実施形態における半導体装置100の上面図である。本例においては、境界部85には、ダミートレンチ部30を配置し、ゲートトレンチ部40を配置しない。つまり、複数のダミートレンチ部30のうちFWD部90に最も近い複数の第2の直線部38は、Y方向において隣接する第2の直線部38同士が互いに連結してよい。本例において、境界部85のダミートレンチ部30は、下部ゲート導電部35を有しない。つまり、本例において、境界部85のダミートレンチ部30は、FWD部90のダミートレンチ部50と同様に、絶縁膜52およびダミー導電部54を有する。

Claims (12)

  1. 第1導電型の半導体基板と、
    前記半導体基板内の表面側に設けられた第2導電型のベース領域と、
    前記半導体基板の表面から前記ベース領域を貫通して前記半導体基板内に設けられ、ゲート導電部を有する、ゲートトレンチ部と、
    前記半導体基板の表面から前記ベース領域を貫通して前記半導体基板内に設けられ、エミッタ電位を有する上部ダミー導電部と、前記上部ダミー導電部の下に位置しゲート電位を有する下部ゲート導電部とを含む、ダミートレンチ部と
    を備え、
    前記ダミートレンチ部の前記下部ゲート導電部は、前記ゲートトレンチ部の前記ゲート導電部と接続する
    半導体装置。
  2. 前記半導体基板の表面において、複数の前記ゲートトレンチ部と複数の前記ダミートレンチ部とが、前記半導体装置のトランジスタ部に設けられ前記ベース領域を有するメサ領域を囲んでいる
    請求項1に記載の半導体装置。
  3. 前記半導体基板の表面において、前記ダミートレンチ部は、
    第1方向に延伸する第1の直線部と、
    前記第1方向に対して直交する第2方向に延伸する第2の直線部と、
    前記第1の直線部と、前記第2の直線部とが交わる交差部と
    を有する
    請求項2に記載の半導体装置。
  4. 前記半導体基板の表面において、複数の前記メサ領域は、第1方向および第2方向に直線状に並んで設けられる請求項3に記載の半導体装置。
  5. 前記半導体基板の表面において、前記半導体装置のトランジスタ部に設けられ前記ベース領域を各々有する複数の前記メサ領域は、
    各メサ領域が前記第1方向において直線状に並んで設けられた第1のグループと、
    各メサ領域が、前記第1方向において直線状に並んで設けられ、前記第2方向において前記第1のグループに対して最も近く、前記第1のグループの各メサ領域に対して前記第1方向において互いに半周期ずれて設けられた、第2のグループと、
    各メサ領域が、前記第1方向において直線状に並んで設けられ、前記第2方向において前記第1のグループに対して2番目に近く、前記第1のグループの各メサ領域に対して前記第2方向において互いに並んで設けられた、第3のグループと
    を含む
    請求項3に記載の半導体装置。
  6. 前記ダミートレンチ部は、前記半導体基板の表面において、前記メサ領域の前記第1方向に平行な辺に隣接して設けられ、
    前記ゲートトレンチ部は、前記半導体基板の表面において、前記メサ領域の前記第2方向に平行な辺に隣接して設けられる
    請求項4または5に記載の半導体装置。
  7. 前記半導体装置のトランジスタ部に隣接するダイオード部さらに備え、
    前記トランジスタ部および前記ダイオード部に設けられた複数の前記ダミートレンチ部の各々は、前記下部ゲート導電部を有する
    請求項1から6のいずれか一項に記載の半導体装置。
  8. 複数の前記ダミートレンチ部のうち少なくとも一つの前記ダミートレンチ部は、前記下部ゲート導電部を有さない
    請求項3から6のいずれか一項に記載の半導体装置。
  9. 前記半導体装置のトランジスタ部に隣接するダイオード部さらに備え、
    前記トランジスタ部における複数の前記ダミートレンチ部のうち前記ダイオード部に最も近い複数の前記第2の直線部は、前記第2方向において隣接する第2の直線部同士が互いに連結し、前記下部ゲート導電部を有しない
    請求項3から6のいずれか一項に記載の半導体装置。
  10. 前記ダミートレンチ部の前記下部ゲート導電部は、前記ベース領域よりも下に設けられる
    請求項1から9のいずれか一項に記載の半導体装置。
  11. 前記ダミートレンチ部は、
    前記上部ダミー導電部の側部および底部に設けられる上部絶縁膜と、
    前記下部ゲート導電部の側部および底部に設けられ、前記上部絶縁膜よりも厚い下部絶縁膜と
    を有する
    請求項1から10のいずれか一項に記載の半導体装置。
  12. 前記半導体基板は、前記ベース領域よりも下に第1導電型のドリフト領域を有し、
    前記ダミートレンチ部の前記上部絶縁膜は、前記ドリフト領域に接触せず、
    前記ダミートレンチ部の前記下部絶縁膜は、前記ドリフト領域に接触する
    請求項11に記載の半導体装置。
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