CN105428405A - 沟槽型绝缘栅双极晶体管及其制造方法 - Google Patents

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Abstract

本发明的沟槽型绝缘栅双极晶体管包括：形成在第1导电型漂移层(1)的表面的沟槽(10a,10b,…10e,…)、选择性地设置于该沟槽(10a,10b,…10e,…)的内侧的多个栅电极(12a,12b,12c,…)、由填充在相邻的栅电极(12a,12b,12c,…)之间的沟槽(10a,10b,…10e,…)的内侧的绝缘物构成的绝缘块(13d,13e,…)、以及形成在第1导电型漂移层(1)的与沟槽(10a,10b,…10e,…)相反一侧的面上的第2导电型集电极区域(6)。

Description

沟槽型绝缘栅双极晶体管及其制造方法
技术领域
本发明涉及半导体元件及半导体元件的制造方法，尤其涉及功率转换装置所使用的绝缘栅型双极晶体管及其制造方法。
背景技术
在功率转换装置的低功耗化的进程中，对于该功率转换装置所使用的功率器件本身的低功耗化抱有很大的期望。在该功率器件中，也固定会使用能够利用电导调制效应来实现低导通电压、并能利用电压进行栅极控制的绝缘栅型双极晶体管(以下，称为IGBT)。近年来，与在晶片表面设置栅电极的所谓的平面型IGBT相比，沟槽型IGBT的应用逐渐增加，在该沟槽型IGBT中，从晶片表面起形成沟槽结构，并经由氧化膜在该沟槽结构中埋设栅电极。
为了进一步减小该沟槽型IGBT的导通电压，提出了各种各样的改善方法。例如，在专利文献1所记载的沟槽型IGBT中，在n漂移层的表面层的一部分形成有p基极区域(p阱区)，并且在发射极电极侧，降低与发射极电极相连接的p基极区域的面积比率。由此，对从p集电极层注入的空穴(hole)经由p基极区域向发射极电极的流出进行抑制，从而促进空穴在n漂移层的表面层进行蓄积。由此，通过使发射极电极侧的蓄积载流子浓度增加，来提高电导调制效应，减小导通电压。
现有技术文献
专利文献
专利文献1：日本专利特开2000－228519号公报
发明内容
发明所要解决的技术问题
然而，在专利文献1的IGBT的情况下，在n漂移层的表面层中没有形成p基极区域的区域，若因导通而流动的空穴进行蓄积，则由于该蓄积的空穴，会发生位移电流向栅电极流动的现象。结果导致在导通时栅极电压急剧上升，并且随着栅极电压的急剧上升，还存在集电极电流的峰值激增的问题。
本发明着重于解决上述问题，其目的在于提供一种沟槽型绝缘栅双极晶体管及其制造方法，该沟槽型绝缘栅双极晶体管能够对沟槽型绝缘栅双极晶体管导通时的集电极电流峰值的激增进行抑制。
解决技术问题所采用的技术方案
为了解决上述问题，本发明所涉及的绝缘栅型双极晶体管的某一方式的特征在于，包括：形成于第1导电型漂移层的表面的沟槽；选择性地设置于该沟槽的内侧的多个栅电极；由填充到相邻的栅电极间的沟槽的内侧的绝缘物构成的绝缘块；以及形成在第1导电型漂移层的与沟槽相反一侧的面上的第2导电型集电极区域。
本发明所涉及的绝缘栅型双极晶体管的制造方法的某一方式的特征在于，包含有：在半导体区域的表面层的一部分所形成的沟槽的内侧填充绝缘物的工序；去除所填充的绝缘物的一部分，选择性地使沟槽的内侧露出的工序、以及在选择性地露出的沟槽的内侧形成栅电极的工序。
发明效果
因此，根据本发明所涉及的绝缘栅型双极晶体管，能够对导通时集电极电流峰值的激增进行抑制。
附图说明
图1是示意性地说明本发明的实施方式所涉及的IGBT的剖视图。
图2是示意性地说明本发明的实施方式所涉及的IGBT的俯视图。
图3是从图2中的A-A方向观察到的剖视图。
图4是从图2中的B-B方向观察到的剖视图。
图5是从图2中的C-C方向观察到的剖视图。
图6是从图2中的D-D方向观察到的剖视图。
图7是分析本发明的实施方式所涉及的IGBT的特性的仿真中所使用的电路的结构图。
图8是示意性地说明比较例所涉及的IGBT的俯视图。
图9是表示仿真分析得到的导通时的集电极电流及集电极－发射极间电压的波形的特性图。
图10是表示仿真分析得到的栅极电阻和集电极电流的峰值之间关系的特性图。
图11是表示仿真分析得到的集电极电流的峰值与导通损耗之间的相关性的特性图。
图12是表示导通电压与截止损耗之间的平衡特性的变化的图。
图13是说明本发明的实施方式所涉及的IGBT的制造方法的概要的示意性的工序剖视图(之一)。
图14是说明本发明的实施方式所涉及的IGBT的制造方法的概要的示意性的工序剖视图(之二)。
图15是说明本发明的实施方式所涉及的IGBT的制造方法的概要的示意性的工序剖视图(之三)。
图16是说明本发明的实施方式所涉及的IGBT的制造方法的概要的示意性的工序剖视图(之四)。
图17是说明本发明的实施方式所涉及的IGBT的制造方法的概要的示意性的工序剖视图(之五)。
图18是示意性地说明本发明的其他实施方式所涉及的IGBT的剖视图(变形例1)。
图19是示意性地说明本发明的其他实施方式所涉及的IGBT的剖视图(变形例2)。
图20是从图19中的E-E方向观察到的剖视图。
图21是示意性地说明本发明的其他实施方式所涉及的IGBT的剖视图(变形例3)。
图22是示意性地说明本发明的其他实施方式所涉及的IGBT的俯视图(变形例4)。
具体实施方式
下面对本发明的实施方式进行说明。在下述附图的记载中，对于相同或类似的部分标注相同或类似的标号。其中，应当注意的是附图仅仅是示意图，厚度与平面尺寸间的关系、各层、布线的厚度的比率等与实际的情况是不同的。因此，对于具体的厚度或尺寸，应该参考下述说明来进行判断。并且，附图相互之间当然也包含有彼此的尺寸关系、比率不同的部分。此外，下述说明中的“左右”、“上下”的方向是为了便于说明而定义的，并不是对本发明的技术方案的限定。因此，例如，若将纸面旋转90度，则当然要将“左右”和“上下”交换来进行阅读，若将纸面旋转180度，则当然“左”就成为“右”，“右”就成为“左”。
此外，在以下的本发明实施方式的说明中，举例示出第1导电型为n型，第2导电型为p型的情况来进行说明，但也能以相反的关系来选择导电型，将第1导电型设为p型，第2导电型设为n型。在本说明书以及附图中，标记有n或p的区域、层分别表示电子或空穴是多数载流子。此外，n、p上所附加的+或－表示该区域与没有标记+和－的半导体区域相比，分别是杂质浓度相对较高或较低的半导体区域。在附图中，为了附图的清晰度，省略了一部分层的阴影的图示。
(IGBT的结构)
本发明的实施方式所涉及的沟槽型绝缘栅双极晶体管(IGBT)如图1和图2所示，具备：在第1导电型漂移层1的表面层的一部分所形成的多个第2导电型基极区域2a、2b、···2d、···、3a、3b、···3d、···；以及在第2导电型基极区域2a、2b、···2d、···、3a、3b、···3d、···的内部所分别形成的多个第1导电型发射极区域4a1、4a2、4b1、···4e2、···。
IGBT还具备从该多个第1导电型发射极区域4a1、4a2、4b1、···4e2、···的表面起到第1导电型漂移层1为止所形成的多个沟槽10a、10b、···10e、···；以及多个栅电极11a、11b、···11e、···、12a、12b、···12e、···，该多个栅电极11a、11b、···11e、···、12a、12b、···12e、···分别隔着绝缘膜15a、15b、···15e、···、16a、16b、···、16e、···以与多个第2导电型基极区域2a、2b、···2d、···、3a、3b、···3d、···相对的方式选择性地设置于上述多个沟槽10a、10b、···10e、···的内侧。
IGBT中，如图2和图3所示，在沟槽10a、10b、···10e、···各自的内侧的空间具备多个绝缘块13a、13b、···13e、···，该多个绝缘块13a、13b、···13e、···设置在设有栅电极11a、11b、···11e、···、12a、12b、···12e、···的区域以外的区域。IGBT中，在绝缘块13a、13b、···13e、···上具备将相邻的栅电极11a、11b、···11e、···、12a、12b、···12e、···彼此电连接的多个栅极连结部9a、9b、···9e、···。IGBT中，具备多个壁间层14a、14b、···14e、···，该多个壁间层14a、14b、···14e、···形成在第1导电型漂移层1的表面层的绝缘块13a、13b、···13e、···所接触的区域上。此外，IGBT具备绝缘层8，该绝缘层8共通地层叠在第1导电型漂移层1的表面、壁间层14a、14b、···14e、···、以及栅极连结部9a、9b、···9e、···上。
IGBT在绝缘层8上，具备发射极电极5和第1导电型缓冲层18，该发射极电极5设置为同时与第1导电型发射极区域4a1、4a2、4b1、···4e2、···的表面及第2导电型基极区域2a、2b、···2d、···、3a、3b、···3d、···的表面相接触，该第1导电型缓冲层18形成在第1导电型漂移层1的与第2导电型基极区域2a、2b、···2d、···、3a、3b、···3d、···相反一侧(图1的下侧)的面上。发射极电极5经由形成于绝缘层8的多个接触孔(Contacthole)C1、C2···与第2导电型基极区域2a、2b···2d、···、3a、3b、···3d、···的表面相接触。
IGBT具备在该第1导电型缓冲层18的与沟槽10a、10b、···10e、···相反一侧的面上所形成的第2导电型集电极区域6、以及在该第2导电型集电极区域6的与第1导电型缓冲层18相反一侧的面上所设置的集电极电极7。此外，在图1中，为了进行说明，对IGBT的各层和各电极等的一部分进行了剖面，并省略了图示。
第2导电型基极区域2a、2b···2d、···、3a、3b、···3d、···如图2所示，分别设置于沟槽10a、10b、···10e、···之间。在对IGBT进行俯视时，第2导电型基极区域2a、2b···2d、···、3a、3b、···3d、···经由沟槽10a、10b、···10e、···在图2中的左右方向以与沟槽的延伸方向正交的方式排列成直线状。呈现为直线状的第2导电型基极区域在沟槽的延伸方向上隔开间隔彼此平行，以使得由图2中上段侧的一组第2导电型基极区域2a、2b、···2d、···和下段侧的一组第2导电型基极区域3a、3b、···3d、···来表示。多个第2导电型基极区域2a、2b···2d、···、3a、3b、···3d、···配置为在整个面呈现出条状图案。
此外，在图2中，在左右方向的中央所表示的点划线的左侧的区域，示意性地示出去除了绝缘层8和发射极电极5后的状态。在点划线的右侧的区域，以俯视的方式示出了第1导电型漂移层1在上表面S(参照图1)的位置被水平截断后的状态。
沟槽10a、10b、···10e、···均为U字形且具有相同的沟槽宽度，在第1导电型漂移层1上以相等间隔彼此平行地形成，并与第2导电型基极区域2a、2b、···2d、···3a、3b、···3d、···相接。此外，沟槽的形状并不限定为U字，也可以通过V字等其他形状来形成。
栅电极11a、11b、···11e、···、12a、12b、···12e、···可以是具有导电性的原材料，在本发明的实施方式中，使用掺杂了导电性杂质的多晶硅(掺杂多晶硅)。栅电极11a、11b、···11e、···、12a、12b、···12e、···如图5中所例示的两个栅电极11a、12a那样，选择性地埋入沟槽10a的内侧，沿着沟槽10a的延伸方向以规定的间隔d排列设置。即，栅电极11a、11b、···11e、···、12a、12b、···12e、···在沟槽的内侧彼此分离地进行配置。因此，分离的栅电极夹着绝缘膜分别与第1导电型漂移层1相接的区域加在一起得到的面积与在一根沟槽的内侧同样地埋入栅电极的情况(参照图8)下栅电极夹着绝缘膜与第1导电型漂移层1相接的面积相比要小。
栅极连结部9a、9b、···9d、···可以是具有导电性的原材料，也可使用与栅电极11a、11b、···11e、···、12a、12b、···12e、···相同的掺杂多晶硅。栅极连结部9a、9b、···9d、···的原材料不限于掺杂多晶硅，只要可起到对栅电极彼此进行电连接的布线的作用，就可使用其他的导电性原材料。栅极连结部9a、9b、···9d、···如图1所示，形成为四棱柱形，栅极连结部9a、9b、···9d、···的宽度(图1中左右方向的长度)大致与栅电极11a、11b、···11e、···、12a、12b、···12e、···的宽度相等。
栅极连结部9a、9b、···9d、···如图5中的栅极连结部9a所例示的那样，长边方向的中央部层叠在绝缘块13a的上表面，并且两端部分别与相邻的栅电极11a和栅电极12a相连接。即，栅极连结部9a设置为跨过绝缘块13a，架设在相邻的栅电极11a与栅电极12a之间。栅极连结部9a的两端部各自的下表面与栅电极11a及栅电极12a各自的栅极连结部9a一侧的端部的上表面相接合。即，栅电极11a及栅电极12a的上表面比栅极连结部9a的上表面要低，在栅电极11a及栅电极12a的两个上表面与栅极连结部9a的上表面之间形成有阶差。通过将栅极连结部9a、9b、···9d、···设置为架设在相邻的栅电极之间，从而即使在第1导电型漂移层1的表面层叠有壁间层14a、14b、···14d、···的状态下，也能够对栅电极彼此进行电连接。
这里，将第1导电型漂移层1的表面层中的没有形成第2导电型基极区域的区域定义为“载流子蓄积区域”。图2及图4中，在第1导电型漂移层1的表面层示出多个载流子蓄积区域20a、20b、···20d、···。IGBT导通时，从第2导电型集电极区域6流入的空穴在载流子蓄积区域20a、20b、···20d、···进行蓄积。
绝缘块13a、13b、···13d、···如图4所示，通过在载流子蓄积区域20a、20b、···20d、···所接触的沟槽10a、10b、···10e、···的内侧的空间分别填充由氧化物等形成的绝缘物来形成，是在沟槽10a、10b、···10e、···的延伸方向上具有长边方向的纵向较长的壁状的结构物。绝缘块13a、13b、···13d、···的下端部抵达第2导电型基极区域2a、2b、···2d、···、3a、3b、···3d、···的下侧。
此外，绝缘块13a、13b、···13d、···的两端部如图2所示，形成为不与第_2导电型基极区域2a、2b、···2d、···、3a、3b、···3d、···相重合。绝缘块13a、13b、···13d、···的两端部优选形成为：不排除与第2导电型基极区域2a、2b、···2d、···、3a、3b、···3d、···相重合的情况，而至少与第1导电型发射极区域4a1、4a2、4b1、···4e2、···不重合。绝缘块13a、13b、···13d、···的两端部若与第1导电型发射极区域4a1、4a2、4b1、···4e2、···相重合，则栅电极11a、11b、···11e、···、12a、12b、···12e、···经由绝缘膜与第1导电型发射极区域4a1、4a2、4b1、···4e2、···相接触的面积减少，从而会给沟道形成造成影响。利用绝缘块13a、13b、···13d、···，因载流子蓄积区域20a～20d···所蓄积的空穴而产生的流向栅电极11a、11b、···11e、···、12a、12b、···12e、···的位移电流得到抑制，从而能够抑制IGBT的栅极电压的急剧上升。
如图5所示，绝缘块13a的横向的长度等于相邻栅电极11a与栅电极12a之间的间隔d。因此，在半导体基板的主面上，在将形成IGBT元件的部分的面积设为一定的情况下，间隔d设定得越长，绝缘块13a、13b、···13d、···所占的体积越是增加，从而流向栅电极11a、11b、···11e、···、12a、12b、···12e、···的位移电流得到抑制，进而导通时的栅极电压的上升得以抑制。
另一方面，若间隔d延长，则栅电极11a、11b、···11e、···、12a、12b、···12e、···的体积与绝缘块13a、13b、···13d、···的体积的增加成反比地减少，并且连结栅电极之间的栅极连结部9a、9b、···9d、···的长度变长。因此，在无法增厚栅极连结部9a、9b、···9d、···的情况下，IGBT整体的栅极电阻增加，从而导致导通时栅极电压的上升。即，需考虑流向栅电极11a、11b、···11e、···、12a、12b、···12e、···的位移电流的抑制、与IGBT的栅极电阻的增加两者之间的平衡来对间隔d进行设定。
壁间层14a、14b、···14d、···如图4所示，是由位于相邻绝缘块13a、13b、···13d、···之间的绝缘物构成的区域，与绝缘块13a、13b、···13d、···形成为一体。壁间层14a、14b、···14d、···的上表面与绝缘块13a、13b、···13d、···的上表面形成为相同的高度。此外，如图6中的壁间层14a所例示的那样，壁间层14a、14b、···14d、···形成在载流子蓄积区域20a、20b、···20d、···的表面上。因此，在对IGBT进行俯视时，壁间层14a、14b、···14d、···呈现出与第2导电型基极区域相同的条状图案(参照图2)。
第1导电型漂移层1是n型且形成为具有低杂质浓度即具有相对较高的电阻的半导体区域。第2导电型基极区域2a、2b、···2d、···、3a、3b、···3d、···是选择性地形成于第1导电型漂移层1的一侧(图3中的上侧)的表面层的p型的半导体区域。第1导电型发射极区域4a1、4a2、4b1、···4e2、···如图2和图3所示，是选择性地形成于第2导电型基极区域2a、2b、···2d、···、3a、3b、···3d、···的一侧的表面层的n型的半导体区域，形成为具有高杂质浓度即具有相对较低的电阻。
第1导电型缓冲层18是n型且形成为具有高杂质浓度的半导体区域，是为了提高IGBT的集电极电压(饱和电压)与截止损耗的平衡特性而设置的。第2导电型集电极区域6是p型且形成为具有高杂质浓度的半导体区域，在IGBT导通时，空穴从第2导电型集电极区域6经由第1导电型缓冲层18注入到第1导电型漂移层1。
(IGBT的动作)
在IGBT导通时，通过使集电极－发射极间正向偏置，并且向栅电极11a、11b、···11e、···、12a、12b、···12e、···施加栅极电压，从而在第1导电型漂移层1与第1导电型发射极区域4a1、4a2、4b1、···4e2、···之间形成沟道，电流流过集电极－发射极之间。此外，由于空穴从第2导电型集电极区域6注入第1导电型漂移层1，从而产生电导调制效应，第1导电型漂移层1的电阻下降。IGBT变为导通状态，所注入的空穴在多个载流子蓄积区域20a、20b、···20d、···进行蓄积。
从第2导电型集电极区域6注入的空穴在载流子蓄积区域20a、20b、···20d、···中蓄积，由于该蓄积的空穴，IGBT的导通电压Von下降。另一方面，由于绝缘块13a、13b、···13d、···设置为与载流子蓄积区域20a、20b、···20d、···相接触，因此，因蓄积的空穴而产生的流向栅电极11a、11b、···11e、···、12a、12b、···12e、···的位移电流得到抑制。此外，绝缘块13a、13b、···13d、···是与沟槽的形状相对应的壁状的结构物，且下端部抵达第2导电型基极区域2a、2b、···2d、···、3a、3b、···3d、···的下侧，因此，有效地对载流子蓄积区域20a、20b、···20d、···中的空穴的移动进行了抑制。因此，栅极电压的上升得以抑制，导通时的集电极电流的激增得以抑制。
此外，在集电极电流增加的情况下，由于IGBT的相对桥臂的续流二极管(FWD)的电压的时间变化增加，因此，在电磁波噪声增加的同时，IGBT的导通损耗也增加。因此，在本发明的实施方式中，通过利用多个绝缘块13a、13b、···13d、···来抑制集电极电流峰值的激增，从而能够使导通损耗下降。
此外，在IGBT截止时，沟道消失，来自第2导电型集电极区域6的空穴的注入停止。载流子蓄积区域20a、20b、···20d、···中所蓄积的空穴在第1导电型漂移层1中与电子成对地消失，或者通过第2导电型基极区域2a～2d、3a～3d向发射极电极5流出。
接着，使用仿真分析所得到的结果，结合比较例对本发明的实施方式所涉及的IGBT的特性进行说明。仿真所使用的电路中，图7中用虚线圈出来表示的二极管和IGBT以外的元件的值(直流电源电压Vcc、电感器L、栅极－发射极间电压Vge、栅极电阻Rg)由外部输入并进行设定。
IGBT的额定电压为3.3kV，额定电流密度约为50A/cm2。其他的主要参数如以下(1)～(7)所述。
(1)第1导电型漂移层
厚度：约370μm、最高杂质浓度：约2×1013/cm3左右，
(2)沟槽
形状：U字形、深度：约5μm、开口宽度：约1μm、沟槽间隔：约4μm，
内侧的氧化膜的厚度：约0.1μm，
(3)第2导电型基极区域
宽度：约4μm、长度：约4μm、深度：约3μm，
相邻的第2导电型基极区域间的间隔：约90μm，
表面杂质浓度：5.5×1016/cm3左右，
(4)第1导电型发射极区域
宽度：约1.5μm、长度：约1.5μm、深度：约0.3μm，
表面杂质浓度：1.0×1020/cm3左右，
(5)绝缘块
长度(＝栅电极间的间隔d)：约95μm，
(6)第1导电型缓冲层
厚度：约30μm、最高杂质浓度：约1.0×1015/cm3左右，
(7)第2导电型集电极区域
厚度：约1μm、表面杂质浓度：约1.0×1017/cm3左右
比较例所涉及的IGBT如图8所示，包含有未附加标记的第1导电型发射极区域的第2导电型基极区域为多个，在对IGBT进行俯视时，该第2导电型基极区域在沟槽10a、10b···10e、···之间配置为方格纹状。比较例所涉及的IGBT不具备本发明的实施方式所涉及的绝缘块，并且在以下方面与实施方式不同，即：在图8中所进行例示的沟槽10a、10b···10e、···的内侧，经由绝缘膜，栅电极41a、41b、···41e、···在各个沟槽10a、10b···10e、···的延伸方向上以同样的方式被埋入。比较例所涉及的IGBT的其他尺寸与实施方式相同，载流子蓄积区域的大小也与实施方式相同。
根据仿真分析的结果，首先，如图9中两根实线所示，实施方式和比较例各自的集电极电流Ic的值均从相同时刻起上升，在来到峰值后下降，然后达到大致恒定的值。比较例的集电极电流Ic的峰值在160[A]以上，与此相对地，实施方式的集电极电流Ic的峰值为90[A]左右。
在比较例的情况下，由于导通而导致从第2导电型集电极区域流入的空穴在载流子蓄积区域进行蓄积，然后位移电流流过与载流子蓄积区域相接触的栅电极，从而栅极电压急剧上升。因此，比较例的集电极电流Ic如峰值所示那样大幅激增。
另一方面，在实施方式的情况下，由于存在于载流子蓄积区域的附近的栅电极极少，因此，即使空穴流入载流子蓄积区域，也不会有流向栅电极的位移电流流动，从而栅极电压的急剧上升得以抑制。因此，实施方式的集电极电流Ic的峰值得到很大程度的抑制，从而可以确认能够抑制集电极电流的激增。
如图9中虚线示出的那样，集电极－发射极间的电压Vce也会随着实施方式和比较例各自的集电极电流Ic的值的变化而变化。此外，如图10所示，即使使栅极电阻Rg在10～100(Ω)之间进行变化，与比较例相比，实施方式的情况下集电极电流Ic的峰值Icp也可得到抑制。
如图11所示，在相同的导通损耗Eon的值的情况下进行比较，实施方式的集电极电流Ic的峰值Icp可被抑制为比较例的集电极电流Ic的峰值Icp的2/3左右。图11中的各标定点旁边用括号标注的数值是进行仿真时的栅极电阻Rg的值。此处，集电极电流Ic的峰值Icp与导通损耗Eon间存在平衡关系。即，可知实施方式在可抑制导通损耗Eon的情况下还具有低噪声特性。此外，在具有相同的峰值Icp＝150[A]的情况下，与比较例相比，本发明的实施方式的导通损耗Eon可下降为大约一半。
接着，如图12所示，集电极电流Ic的峰值Icp为150[A]时，实施方式的导通电压Von约为3.38[V]，比较例的导通电压Von约为3.29[V]。实施方式的导通电压Von与比较例的导通电压Von相比，上升了约0.09[V](约3％)。另一方面，实施方式的截止损耗Eoff约为101.5[mJ]，比较例的截止损耗Eoff约为104.5[mJ]。实施方式的截止损耗Eoff与比较例相比，下降了约0.09[V](约3％)。即，在实施方式中，如图12中的空心箭头所示那样，因导通电压Von而产生的劣势与因截止损耗Eoff而产生的优势相抵，从而平衡特性大致没有变化。
因此，与比较例不同，在沟槽内侧设置有绝缘块的实施方式所涉及的IGBT中，如图9～图12可知，能够获得仅使集电极电流Ic的峰值Icp减小的效果，而不会因栅极电阻Rg的调整而导致导通损耗Eon下降，并且不会使导通电压Von和截止损耗Eoff的平衡特性下降。
(IGBT的制造方法)
接着，参照图13～图17对本发明的实施方式所涉及的IGBT的制造方法进行说明。
(a)首先，准备例如n型的通过硅的MCZ(磁场施加型切克劳斯基)法来进行拉晶并以规定的厚度形成的半导体基板，在半导体基板的一个主面上通过离子注入磷(P)等n型杂质元素等来以规定的浓度进行掺杂，从而形成第1导电型漂移层1。接着，如图13所示，在第1导电型漂移层1的表面层的上表面，使用例如光刻技术和干法蚀刻技术等，按相等间隔以相互平行的方式形成等宽度的多个沟槽10a、10b、···10e、···。
(b)接着，如图14所示，在第1导电型漂移层1的表面层上表面的整个面，利用CVD法等，采用氧化硅等氧化物作为绝缘物预先进行堆积，从而形成绝缘物层14。此时在沟槽10a、10b、···10e、···的整个内侧填充绝缘物，并且将绝缘物堆积成使其层叠至比第1导电型漂移层1的上表面S的位置要高的位置，利用绝缘物层14覆盖第1导电型漂移层1的整个上表面。
(c)接着，使用光刻技术和干法蚀刻技术等，选择性地蚀刻绝缘物层14，如图15所示，去除所填充的绝缘物的一部分，选择性地露出第1导电型漂移层1的表面层的一部分、以及沟槽10a、10b、···10e、···的内侧的一部分。具体而言，以与沟槽10a、10b、···10e、···的延伸方向正交的方式，将抗蚀剂图案形成为条状来进行蚀刻。通过使第1导电型漂移层的表面露出为条状，从而能够在后续工序中高效地形成多个第2导电型基极区域。
在蚀刻后，利用第1导电型漂移层1上残留的绝缘物层14，一体形成绝缘块13a、13b、···13d、···和壁间层14a、14b、···14d、···。此时，将第1导电型漂移层1上残留的绝缘物层14在沟槽的延伸方向上的长度图案形成为所期望的范围内的值。例如，在对绝缘物层14进行蚀刻时，对抗蚀剂图案的宽度进行调整。第1导电型漂移层1上残留的绝缘物层14的长度对应于绝缘块13a、13b、···13d、···的长度，即栅电极间的间隔d。在将例如间隔d以外的尺寸设定为与图7所示的仿真中所说明的尺寸相同的情况下，优选使用80～100μm左右的长度作为间隔d。
(d)接着，使露出的沟槽10a、10b、···10e、···的内侧的表面氧化，如图16所示，在沟槽10a、10b、···10e、···的内侧形成成为绝缘膜15a、15b、···15e、···、16a、16b、···16e、···的氧化膜。接着，使用光刻技术等，图案形成与氧化膜的宽度相对应的抗蚀剂，并使用减压CVD法等，层叠掺杂多晶硅膜。然后，利用干法蚀刻技术等进行蚀刻，在沟槽10a、10b、···10e、···的露出的内侧形成栅电极11a、11b、···11e、···、12a、12b、···12e、···。
此时，通过在绝缘物层14的上表面，沿着沟槽10a、10b、···10e、···对掺杂多晶硅膜进行图案形成以使其残留，从而与栅电极11a、11b、···11e、···、12a、12b、···12e、···一体地形成栅极连结部9a、9b、···9d、···。栅电极11a、11b、···11e、···、12a、12b、···12e、···在各个沟槽10a、10b、···10e、···中隔开间隔d进行配置。
(e)接着，使用例如离子注入法等，将砷(As)离子等p型的杂质元素注入去除了绝缘物层14的第1导电型漂移层1的表面层，如图17所示那样，形成第2导电型基极区域2a、2b、···2d、···、3a、3b、···3d、···。
(f)接着，在所形成的第2导电型基极区域2a、2b、···2d、···、3a、3b、···3d、···各自的表面层，通过离子注入等注入磷(P)离子等n型的杂质元素，从而在第2导电型基极区域2a、2b、···2d、···、3a、3b、···3d、···的内部分别形成第1导电型发射极区域4a1、4a2、4b1、···4e2、···。
(g)接着，通过CVD法等，在第2导电型基极区域2a、2b、···2d、···、3a、3b、···3d、···，第1导电型发射极区域4a1、4a2、4b1、···4e2、···，栅电极11a、11b、···11e、···、12a、12b、···12e、···以及壁间层14a、14b、···14d、···上形成绝缘层8(参照图1)。接着，在第1导电型发射极区域4a1、4a2、4b1、···4e2、···和第2导电型基极区域2a、2b、···2d、···、3a、3b、···3d、···以开口的方式共通地形成多个接触孔C1、C2、···(参照图1)，然后，使用铝(Al)、硅(Si)等膜在绝缘层8上形成发射极电极5。然后，可以实施规定的平坦化处理，也可以在发射极电极5的上表面形成未图示的钝化膜。
(h)接着，通过离子注入等在第1导电型漂移层1的下表面侧注入磷(P)离子等n型的杂质元素，形成第1导电型缓冲层18(参照图1)。
(i)进一步地，通过离子注入等在所形成的第1导电型缓冲层18的下表面侧注入砷(As)离子等p型的杂质元素，形成第2导电型集电极区域6。在p层(第2导电型基极区域2a、2b、···2d、···、3a、3b、···3d、···)变得过深的情况下，可以在形成p层之前，形成第1导电型缓冲层18和第2导电型集电极区域6。
(j)然后，通过例如合金法等，将铝(Al)、硅(Si)等金属板接合到第2导电型集电极区域6上，形成集电极电极7。然后，将半导体基板切割成多个片状，经过规定的处理搭载(安装)到封装内。
根据本发明的实施方式所涉及的绝缘栅型双极晶体管，栅电极沿着沟槽的槽隔开间隔选择性地进行配置，相邻的栅电极彼此通过层叠在绝缘块上的栅极连结部来进行电连接。接着，在与第1导电型漂移层的载流子蓄积区域相接触的沟槽的内侧，设置通过仅填充绝缘物而形成的绝缘块，而不配置栅电极。因此，即使空穴流入载流子蓄积区域，由于载流子蓄积区域的附近没有栅电极，因此，因空穴的积蓄而产生的流向栅电极的位移电流得到抑制。因此，栅极电压的急剧上升得以抑制，导通时的集电极电流的激增得以抑制。
通过如上述所公开的实施方式来对本发明进行了说明，但成为该公开的一部分的论述和附图不应当被理解为对本发明的限定。根据该公开，应当认为对于本领域技术人员来说各种替代实施方式、实施例及运用技术是明确的。例如，在本发明的实施方式中，对因空穴在载流子蓄积区域蓄积而产生电导调制效应的npn晶体管型的IGBT进行了说明，但并不限于此，也可以构成设为n和p相替换的pnp晶体管型，将蓄积的载流子设为电子的IGBT。
(其他的实施方式：变形例1)
作为本发明的其他实施方式，如图18中绝缘块17a所例示的那样，可以将绝缘块17a形成为从绝缘层8一侧起向第1导电型漂移层1一侧扩大。即，将与绝缘块17a相邻的栅电极21a、22a构成为从绝缘层8一侧起向第1导电型漂移层1一侧缩小。在栅电极21a的底面与栅极连结部19a的底面之间形成倾斜面24a，并且在栅电极22a的底面与栅极连结部19a的底面之间形成倾斜面24b。
这里，在没有倾斜面24a、24b的情况下(参照图5)，栅电极11a、11b、···11e、···、12a、12b、···12e、···与绝缘块13a、13b、···13d、···之间的边界区域电势会急剧地变化。通过形成倾斜面24a、24b，如图18中的第1导电型漂移层1中用虚线示出的那样，能使边界区域的电势的变化变缓，从而提高IGBT的耐压性。此外，对于(变形例1)中所说明的结构以外的结构，采用与上述本发明的实施方式的结构相同的结构，对于这部分，在以下所要说明的其他变形例中也是相同的，从而省略重复的说明。
(其他的实施方式：变形例2)
作为本发明的其他实施方式，如图19和图20所示，可以形成连接第1导电型漂移层1和发射极电极5来进行短路的多个连接部25a、25b、···25e、···。图19是表示在图20中左端的沟槽10a的沟槽宽度方向的中心位置，与纸面垂直截断的状态的图。
连接部25a、25b、···25e、···如图19所示，通过下述方式形成：在绝缘块13a的内侧，从发射极电极5侧起朝向第1导电型漂移层1一侧，向贯穿栅极连结部9a、绝缘层8以及绝缘块13a～13e而形成的孔部23a的内侧填充掺杂多晶硅。如图20所示，孔部23a的宽度短于栅极连结部9a的宽度，以不切断栅极连结部9a的方式形成。连接部25a、25b、···25e、···与发射极电极5形成为一体。连接部25a、25b、···25e、···在反向偏置时，使第1导电型漂移层层中电场的集中得以缓和。即，埋入连接部25a、25b、···25e、···的发射极电极5经由绝缘膜26a、···与第1导电型漂移层1相靠近，从而如图19中的虚线所示出的那样，电势的空间变化能够得以缓和。由此，起到提高耐压的效果。
(其他的实施方式：变形例3)
作为本发明的其他实施方式，如图21所示，可以将多个栅极连结部49b、49c、···49e、···的宽度分别形成得比栅电极12a、12b、12c、···的宽度要宽。通过将栅极连结部49b、49c、···49e、···设为具有比栅电极12a、12b、12c、···要宽的宽度，从而使得栅极连结部49b、49c、···49e、···的截面积变大。因此，由于能够构成为减小IGBT整体的栅极电阻，从而能够抑制导通时栅极电压的上升，减少导通损耗。
(其他的实施方式：变形例4)
作为本发明的其他实施方式，如图22所例示的那样，可以在俯视IGBT时开口部呈现为四棱柱形的沟槽30的内侧形成绝缘块33a、33b、33c、33d。图22中，沟槽30的开口部是大致正方形的框状，形成在n-型的漂移层1的表面上。在正方形的内侧形成p型的基极区域2，并进一步在基极区域2的内侧形成n+型的4个发射极区域4p、4q、4r、4s。在沟槽30的内侧，在正方形的四边的各条边的中央位置，经由绝缘膜36a、36b、36c、36d以与4个发射极区域4p、4q、4r、4s分别相对的方式埋入4个栅电极31a、31b、31c、31d。在沟槽30的外侧，沿着框存在有载流子蓄积区域。
绝缘块33a、33b、33c、33d形成于沟槽30的内侧相邻的栅电极之间，即形成于正方形的4个角部。4个绝缘块33a、33b、33c、33d由氧化物构成，分别填充至4个角部。在沟槽30的内侧分离开来进行配置的4个栅电极31a、31b、31c、31d通过未图示的布线进行连接。在图22所示的IGBT的情况下，通过在与载流子蓄积区域相接触的沟槽30的内侧形成4个绝缘块33a、33b、33c、33d，从而能够对因所蓄积的空穴而产生的流向栅电极的位移电流进行抑制。
如上所述，本发明包括上述未记载的各种实施方式等，并且本发明的技术范围根据上述说明仅由适当的权利要求范围所涉及的发明特定事项来确定。
标号说明
1第1导电型漂移层
2a～2d第2导电型基极区域
3a～3d第2导电型基极区域
4a1～4e2第1导电型发射极区域
5发射极电极
6第2导电型集电极区域
9a～9e栅极连结部
10a～10d沟槽
11a～11e栅电极
12a～12e栅电极
13a～13e绝缘块
20a～20d载流子蓄积区域
21a栅电极
22a栅电极
25a～25e连接部
49a～49e栅极连结部

Claims (7)

1.一种沟槽型绝缘栅双极晶体管，其特征在于，包括：
沟槽，该沟槽形成于第1导电型漂移层的表面；
多个栅电极，该多个栅电极选择性地设置于该沟槽的内侧；
绝缘块，该绝缘块由填充在相邻的所述栅电极之间的所述沟槽的内侧的绝缘物构成；以及
第2导电型集电极区域，该第2导电型集电极区域形成在所述第1导电型漂移层的与所述沟槽相反一侧的面上。
2.如权利要求1所述的沟槽型绝缘栅双极晶体管，其特征在于，
所述绝缘块配置成不与形成在所述第1导电型漂移层的表面的第2导电型基极区域相重合。
3.如权利要求2所述的沟槽型绝缘栅双极晶体管，其特征在于，
还包括栅极连结部，该栅极连结部对相邻的所述栅电极彼此进行连接。
4.如权利要求3所述的沟槽型绝缘栅双极晶体管，其特征在于，
所述栅电极形成为朝向所述第2导电型集电极区域侧缩小。
5.如权利要求4所述的沟槽型绝缘栅双极晶体管，其特征在于，
在所述绝缘块的内侧还包括对所述第1导电型漂移层和该第1导电型漂移层上所形成的发射极电极进行连接的连接部。
6.如权利要求5所述的沟槽型绝缘栅双极晶体管，其特征在于，
所述栅极连结部具有比所述栅电极要宽的宽度。
7.一种沟槽型绝缘栅双极晶体管的制造方法，其特征在于，包括：
向在半导体区域的表面层的一部分所形成的沟槽的内侧填充绝缘物的工序；
去除所述填充的绝缘物的一部分，选择性地使所述沟槽的内侧露出的工序；以及
在所述选择性地露出的沟槽的内侧形成栅电极的工序。
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