JP2013149836A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP2013149836A JP2013149836A JP2012010017A JP2012010017A JP2013149836A JP 2013149836 A JP2013149836 A JP 2013149836A JP 2012010017 A JP2012010017 A JP 2012010017A JP 2012010017 A JP2012010017 A JP 2012010017A JP 2013149836 A JP2013149836 A JP 2013149836A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- groove
- semiconductor substrate
- semiconductor
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】トレンチの開口幅が広い部分の下端部への電界集中を抑制することができる半導体装置と、その製造方法を開示する。
【解決手段】半導体基板12の表面に、第1溝部22と第2溝部24とが交差する形状のトレンチ20が形成されている。トレンチ20のうち、第1溝部22と第2溝部24との交差部分26は、その他の部分に比べて開口幅が大きい。交差部分26の内側には、絶縁体層44が形成されており、ゲート電極40が形成されていない。一方、交差部分26以外の部分の内側には、ゲート電極40が形成されている。
【選択図】図1
【解決手段】半導体基板12の表面に、第1溝部22と第2溝部24とが交差する形状のトレンチ20が形成されている。トレンチ20のうち、第1溝部22と第2溝部24との交差部分26は、その他の部分に比べて開口幅が大きい。交差部分26の内側には、絶縁体層44が形成されており、ゲート電極40が形成されていない。一方、交差部分26以外の部分の内側には、ゲート電極40が形成されている。
【選択図】図1
Description
本明細書で開示する技術は、半導体基板の表面に形成されたトレンチ内に設けられたゲート電極を備える半導体装置と、その製造方法に関する。
例えば、特許文献1には、半導体基板の表面に形成されたトレンチ内に設けられたゲート電極を備える半導体装置が開示されている。この半導体装置では、トレンチは、複数本の第1の溝と、複数本の第1の溝の各端部を連結する第2の溝とを備えている。即ち、第2の溝は、複数本の第1の溝のそれぞれと交差している。トレンチの内壁は絶縁膜で被覆されている。絶縁膜で被覆されたトレンチの内側に、ゲート電極が形成されている。
上記のような半導体装置においては、半導体基板の表面をドライエッチングすることによってトレンチが形成される。例えば、上記特許文献1のトレンチのように、複数本の溝が交差する場合には、複数本の溝の交差部分は、その他の部分に比べて開口幅が広くなる。トレンチを形成する過程において、開口幅が広くなる部分には、その他の部分に比べてエッチングガスが入り込み易く、エッチングスピードが速くなる。その結果、開口幅が広い部分は、その他の部分に比べて、半導体基板の深い位置までエッチングされる。
そのため、開口幅が広い部分の内側に形成されたゲート電極の下端部は、その他の部分の内側に形成されたゲート電極の下端部より深い位置に位置することとなる。その結果、半導体装置に電圧を印加すると、開口幅が広い部分の内側に形成されたゲート電極の下端部に電界が集中するおそれが生じる。
本明細書では、トレンチの開口幅が広い部分の下端部への電界集中を抑制することができる半導体装置と、その製造方法を開示する。
本明細書が開示する半導体装置は、半導体基板の表面に、特定の開口幅を有する第1部分と、特定の開口幅より広い開口幅を有する第2部分とを有するトレンチが形成されている。トレンチの第1部分には、第1部分の内壁を被覆する絶縁膜と、絶縁膜の内側に配置されたゲート電極が形成されている。トレンチの第2部分の内側には絶縁体のみが形成されている。
上記の半導体装置では、特定の開口幅より広い開口幅を有する第2部分の内側には、絶縁体が形成されており、ゲート電極が形成されていない。そのため、第2部分が、第1部分と比べて、半導体基板の深い位置まで形成されている場合であっても、第2部分に電界が集中することを抑制することができる。
本明細書は、新規な半導体装置の製造方法をも開示する。本明細書が開示する半導体装置の製造方法は、半導体基板の表面に、特定の開口幅を有する第1部分と、前記特定の開口幅より広い開口幅を有する第2部分とを有するトレンチを形成するトレンチ形成工程と、トレンチの内壁を絶縁膜で被覆する被覆工程と、絶縁膜で被覆されたトレンチの内側にゲート電極を形成する電極形成工程と、第2部分の内側に形成されたゲート電極を除去する除去工程と、第2部分の内側に絶縁体層を形成する絶縁体層形成工程と、を備える。
上記の方法では、まず、トレンチの内壁を絶縁膜で被覆し、その絶縁膜の内側の全体にゲート電極を形成する。次いで、第2部分の内側のゲート電極を除去し、その後、第2部分の内側に絶縁体層を形成する。上記の方法によると、トレンチの開口幅が広い部分(第2部分)の下端部への電界集中を抑制することができる半導体装置を製造することができる。
以下に説明する実施例の主要な特徴を列記しておく。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
(特徴1)実施例の半導体装置は、半導体基板の表面に、特定の開口幅を有する第1部分と、特定の開口幅より広い開口幅を有する第2部分とを有するトレンチが形成されていてもよい。トレンチの第1部分には、第1部分の内壁を被覆する絶縁膜と、絶縁膜の内側に配置されたゲート電極が形成されていてもよい。トレンチの第2部分の内側には絶縁体のみが形成されていてもよい。この構成によると、第2部分が、第1部分と比べて、半導体基板の深い位置まで形成されている場合であっても、第2部分に電界が集中することを抑制することができる。
(特徴2)トレンチは、第1溝部と、第1溝部と交差する第2溝部とを備えてもよい。第2部分は、第1溝部と第2溝部とが交差する交差部分であってもよい。第1部分は、第1溝部と第2溝部のうち、交差部分を除く部分であってもよい。この構成によると、第1溝部と第2溝部とが交差する部分に、電界が集中することを抑制することができる。
(特徴3)半導体基板には、第1導電型の第1半導体領域と、第2導電型の第2半導体領域と、第1導電型の第3半導体領域とが形成されていてもよい。第1半導体領域は、半導体基板の表面に露出すると共に、絶縁膜及び絶縁体の少なくとも一方に接していてもよい。第2半導体領域は、第1半導体領域の側面及び底面に接すると共に絶縁膜及び絶縁体の少なくとも一方に接しており、その一部が半導体基板の表面に露出していてもよい。第3半導体領域は、第2半導体領域の底面に接しており、第2半導体領域によって第1半導体領域から分離されていてもよい。トレンチの下端は、第2半導体領域の底面を越えて第3半導体領域に達していてもよい。ゲート電極は、第1半導体領域と第3半導体領域を分離している範囲の第2半導体領域に、絶縁膜を介して対向していてもよい。半導体基板が上記の構成を有することにより、半導体基板にパワー半導体素子(例えばIGBT、MOSFET等)が形成される。
(特徴4)実施例の半導体装置の製造方法は、半導体基板の表面に、特定の開口幅を有する第1部分と、前記特定の開口幅より広い開口幅を有する第2部分とを有するトレンチを形成するトレンチ形成工程を備えてもよい。トレンチの内壁を絶縁膜で被覆する被覆工程を備えてもよい。絶縁膜で被覆されたトレンチの内側にゲート電極を形成する電極形成工程を備えてもよい。第2部分の内側に形成されたゲート電極を除去する除去工程を備えてもよい。第2部分の内側に絶縁体層を形成する絶縁体層形成工程を備えてもよい。この方法によると、特定の開口幅より広い開口幅を有する第2部分の下端部に電界が集中することを抑制できる半導体装置を製造することができる。
(特徴5)トレンチ形成工程では、第1溝部と、第1溝部と交差する第2溝部とを備えるトレンチを形成してもよい。第2部分は、第1溝部と第2溝部とが交差する交差部分であってもよい。第1部分は、第1溝部と第2溝部のうち、交差部分を除く部分であってもよい。
(第1実施例)
図1に示すように、本実施例の半導体装置10は、半導体基板12と、裏面電極14と、図示しない表面電極を備える。なお、図1においては、半導体基板12の表面に形成される表面電極や絶縁膜の表示を省略している。半導体基板12には、公知のSi基板が用いられている。半導体基板12には、縦型のIGBT(Insulated Gate Bipolar Transistor)が形成されている。即ち、半導体基板12には、トレンチ20、ゲート電極40、エミッタ領域30、ボディ領域32、ドリフト領域34、コレクタ領域36等が形成されている。以下、各要素について詳細に説明する。
図1に示すように、本実施例の半導体装置10は、半導体基板12と、裏面電極14と、図示しない表面電極を備える。なお、図1においては、半導体基板12の表面に形成される表面電極や絶縁膜の表示を省略している。半導体基板12には、公知のSi基板が用いられている。半導体基板12には、縦型のIGBT(Insulated Gate Bipolar Transistor)が形成されている。即ち、半導体基板12には、トレンチ20、ゲート電極40、エミッタ領域30、ボディ領域32、ドリフト領域34、コレクタ領域36等が形成されている。以下、各要素について詳細に説明する。
トレンチ20は、半導体基板12の表面(図1中の上面)に形成される溝である。本実施例では、トレンチ20は、半導体基板12の表面に格子状に形成されている。詳細には、トレンチ20は、縦方向に伸びる第1溝部22と、横方向に伸びる第2溝部24とを有しており、第1溝部22と第2溝部24は交差している。トレンチ20の第1溝部22は、エミッタ領域30及びボディ領域32を貫通し、その下端部がドリフト領域34まで伸びている。トレンチ20の第2溝部24は、エミッタ領域30と隣接している部位では、エミッタ領域30及びボディ領域32を貫通し、その下端部がドリフト領域34まで伸びている。一方、トレンチ20の第2溝部24のうちエミッタ領域30と隣接していない部位では、ボディ領域32を貫通し、その下端部がドリフト領域34まで伸びている。トレンチ20の下端は、ボディ領域32とドリフト領域34の境界よりわずかに深くなっている。
図2に示すように、トレンチ20のうち、第1溝部22と第2溝部24の交差部分26(以下では単に「交差部分26」と呼ぶ場合がある)の開口幅W2は、その他の部分の開口幅W1に比べて大きい。そのため、後で詳しく説明するように、トレンチ20を形成する過程において、交差部分26は、その他の部分に比べて、半導体基板12の深い位置までエッチングされる。即ち、図3に示すように、トレンチ20のうち、交差部分26の下端部は、その他の部分の下端部より深い位置に位置することとなる。
トレンチ20の内壁は、絶縁膜42で被覆されている。また、トレンチ20のうち、第1溝部22と第2溝部24の交差部分26の内側には絶縁体層44が形成されており、その他の部分の内側にはゲート電極40が形成されている。ゲート電極40は、絶縁膜42を介して、ボディ領域32及びエミッタ領域30に対向している。本実施例では、ゲート電極40及び絶縁体層44の表面の位置は、半導体基板12の表面の位置より低く形成されている。
エミッタ領域30は、n+型の半導体領域である。エミッタ領域30は、半導体基板12の表面に、トレンチ20の第1溝部22に沿って形成されている。エミッタ領域30は、半導体基板12の表面に露出している。また、エミッタ領域30は、第1溝部22の絶縁膜42と第2溝部24の絶縁膜42の一部とに接している。なお、本実施例では、エミッタ領域30は、第2溝部24に沿って形成されていない。即ち、本実施例の半導体装置10では、第2溝部24に沿う領域にはIGBTが形成されていない。
ボディ領域32は、p+型の半導体領域である。ボディ領域32は、エミッタ領域30の側面及び底面に接するとともに、第1溝部22の絶縁膜42、及び、第2溝部24の絶縁膜42と接している。即ち、ボディ領域32は、エミッタ領域30の周囲を取囲んでいる。さらに、ボディ領域32の一部は、半導体基板12の表面に露出している。
ドリフト領域34は、n型の半導体領域である。ドリフト領域34は、半導体基板12の全面に形成されている。ドリフト領域34は、ボディ領域32の底面に接している。ドリフト領域34は、ボディ領域32によって、エミッタ領域30と分離されている。
コレクタ領域36は、p+型の半導体領域である。コレクタ領域36は、半導体基板12の裏面(図1中の下面)に望む領域に形成されている。コレクタ領域36は、ドリフト領域34の底面に接している。コレクタ領域36は、ドリフト領域34によって、ボディ領域32と分離されている。
裏面電極14は、半導体基板12の裏面に形成されている。裏面電極14は、半導体基板12の裏面の全面に形成されている。裏面電極14は、コレクタ領域36とオーミック接続している。
なお、半導体基板12の表面には、ゲート電極40の表面に形成された層間絶縁膜と、エミッタ領域30及びボディ領域32にオーミック接続する表面電極が形成されている。ゲート電極40は、層間絶縁膜によって表面電極から絶縁されている。
本実施利の半導体装置10の動作について説明する。裏面電極14を電源電位に接続し、表面電極(図示省略)をグランド電位に接続した状態で、ゲート電極40にオン電位を印加すると、半導体装置10がオンする。即ち、ゲート電極40と絶縁膜42を介して対向する範囲のボディ領域32にチャネルが形成される。これによって、電子が、表面電極から、エミッタ領域30、ボディ領域32のチャネル、ドリフト領域34、及び、コレクタ領域36を通って裏面電極14に流れる。その結果、裏面電極14から表面電極に電流が流れる。一方、ゲート電極40に印加する電位をオン電位からオフ電位に切り替えると、半導体装置10がオフし、電流が流れなくなる。半導体装置10をオフすると、ボディ領域32とドリフト領域34のpn接合から空乏層が伸び、この空乏層によって裏面電極14と表面電極の間に印加される電圧を保持する。ここで、図3に示すように、トレンチ20の交差部分26の下端部は、トレンチ20の他の部分の下端部より深い位置(すなわち、裏面電極14側)に位置する。しかしながら、交差部分26の内側には、絶縁体層44が形成され、ゲート電極40は形成されていない。そのため、交差部分26の下端部に電界が集中することを抑制でき、半導体装置10の耐圧を良好に保持することができる。
(半導体装置10の製造方法)
続いて、図3〜図9を参照して、本実施例の半導体装置10の製造方法について説明する。ここで、図4〜図9は、いずれも、図3と同じ角度から半導体基板12の断面(図1のIII−III断面)を図示した断面図である。
続いて、図3〜図9を参照して、本実施例の半導体装置10の製造方法について説明する。ここで、図4〜図9は、いずれも、図3と同じ角度から半導体基板12の断面(図1のIII−III断面)を図示した断面図である。
まず、ドリフト領域34と同じn型の不純物が添加されている半導体基板12を用意する。次いで、その半導体基板12に不純物を注入し、ボディ領域32及びエミッタ領域30を形成する(図4参照)。
次いで、図4に示すように、半導体基板12の表面の一部にマスク50層を形成する。マスク層50は、レジストによって形成される。マスク層50は、トレンチ20を形成する範囲に開口が設けられる。その後、表面側から、ドライエッチングによって半導体基板12をエッチングする。これにより、図5に示すようにトレンチ20が形成される。トレンチ20は、図2に示すように、第1溝部22と第2溝部24とが交差する形状に形成される。第1溝部22と第2溝部24の交差部分26の開口幅W2は、その他の部分の開口幅W1に比べて大きい。そのため、交差部分26は、その他の部分に比べてエッチングガスが入り込み易く、エッチングスピードが速くなる。その結果、図5に示すように、交差部分26は、その他の部分に比べて、半導体基板12の深い位置までエッチングされる。
次いで、半導体基板12を熱酸化処理する。これによって、図6に示すように、トレンチ20の内壁のSiが酸化してSiO2となり、トレンチ20の内壁が絶縁膜42(SiO2)で覆われる。
次いで、CVD法によって、半導体基板12上に導体(例えば、ポリシリコン)を堆積する。これによって、トレンチ20内に導体を充填する。後述するように、トレンチ20内に充填された導体によって、ゲート電極40が形成される。この結果、図7に示すように、トレンチ20の内壁を被覆する絶縁膜42上に導体層41が形成される。さらに、導体層41の一部は、半導体基板12の表面にも形成される。なお、交差部分26は、開口幅が他の部分よりも広いため、その内部に導体が完全に充填されるまでに長時間を要する。本実施例では、第1溝部22及び第2溝部24の交差部分26以外の部分に導体が完全に充填され、かつ、交差部分26の内部に導体が完全に充填されるより前に、導体の堆積を停止する。これにより、図7に示すように、交差部分26の内側に形成される導体層41内に空隙46を形成する。
次いで、半導体基板12に対して、ウェットエッチング(等方性エッチング)を行う。これによって、図8に示すように、交差部分26の内側の導体層41が除去される。交差部分26の内側の導体層41が除去された部分には、空間48が形成される。また、このエッチングにより、第1溝部22内の一部の導体層41と、第2溝部24内の一部の導体層41も除去される。この結果、第1溝部22及び第2溝部24内の導体層41の表面の位置が、半導体基板12の表面の位置よりも低くなる。また、この結果、トレンチ20の交差部分26を除く部分の内側に残存する導体層41が、ゲート電極40となる。また、このエッチングにより、半導体基板12の表面の導体層41も除去される。
次いで、CVD法によって、半導体基板12上に絶縁体(例えばSiO2)を堆積させる。これによって、図9に示すように、交差部分26の内側と、ゲート電極40の表面と、半導体基板12の表面とに、絶縁体層44が形成される。
次いで、半導体基板12に対して、エッチング(ドライエッチング)を行う。これによって、ゲート電極40の表面の絶縁体層44と、半導体基板12の表面の絶縁体層44が除去される。その結果、図3に示すように、交差部分26の内側に形成された絶縁体層44のみが残存する。なお、このエッチングにより、交差部分22の内側に形成された絶縁体層44の一部も除去される。その結果、図3に示すように、交差部分26の内側の絶縁体層44の表面の位置は、ゲート電極44と同様に、半導体基板12の表面の位置より低くなる。
その後、その他の必要な構造(コレクタ領域36、裏面電極14、層間絶縁膜、表面電極等)を形成する。これによって、図3の半導体装置10が完成する。
以上、本実施例の半導体装置10の構成及びその製造方法を説明した。本実施例の半導体装置10は、上記の通り、半導体基板12の深い位置まで形成されている交差部分26の内側には、絶縁体層44が形成されており、ゲート電極40が形成されていない。そのため、交差部分26が半導体基板12の深い位置まで形成されていても、交差部分26の下端部に電界が集中することを抑制することができる。
本実施例と特許請求の範囲の記載の対応関係を説明する。交差部分26と、それ以外の部分が、それぞれ、「第2部分」、「第1部分」の一例である。エミッタ領域30、ボディ領域32、ドリフト領域34が、それぞれ、「第1半導体領域」、「第2半導体領域」、「第3半導体領域」の一例である。
(第2実施例)
第2実施例の半導体装置について、第1実施例と異なる点を中心に説明する。図10に示すように、本実施例の半導体装置100も、その基本的構成は第1実施例の半導体装置10と共通する。本実施例の半導体装置100では、トレンチ120の形状が第1実施例とは異なる。
第2実施例の半導体装置について、第1実施例と異なる点を中心に説明する。図10に示すように、本実施例の半導体装置100も、その基本的構成は第1実施例の半導体装置10と共通する。本実施例の半導体装置100では、トレンチ120の形状が第1実施例とは異なる。
本実施例のトレンチ120は、直線部分122と、直線部分122の途中に形成された円形部分126とを備える。円形部分126の開口幅(開口径)は、直線部分122の開口幅より大きい。そのため、上記の通り、トレンチ120を形成する過程において、円形部分126は、直線部分122に比べて、半導体基板12の深い位置までエッチングされる。本実施例でも、トレンチ120の内壁は絶縁膜142で被覆されている。また、直線部分122の内側には、ゲート電極140が形成される一方で、深い位置まで形成された円形部分126の内側には、絶縁体層144が形成されている。
本実施例の半導体装置100でも、上記の通り、半導体基板12の深い位置まで形成されている円形部分126の内側には、絶縁体層144が形成されており、ゲート電極140が形成されていない。そのため、半導体基板12の深い位置まで円形部分126が形成されても、円形部分126の下端部に電界が集中することを抑制することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、以下の変形例を採用してもよい。
(変形例1)上記の第1実施例では、図7に示すように、第1溝部22及び第2溝部24の交差部分26以外の部分に導体が完全に充填され、かつ、交差部分26の内部に導体が完全に充填される前に、導体の堆積を停止し、導体層41内に空隙46を形成し、その後、ウェットエッチングを行うことにより、交差部分26の内側の導体層41を除去している。これに限られず、トレンチ20内に導体を堆積させる際には、交差部分26の内部に導体層41を完全に充填してもよい。この場合、空隙46は形成されないため、半導体基板12の表面に、絶縁体層44を形成する部分に開口を有するマスク層を形成して、ウェットエッチングを行う。その結果、図8に示すように、交差部分26の内側の導体層41を除去することができる。
(変形例2)上記の各実施例では、半導体基板12に縦型のIGBTが形成されているが、半導体基板12には、IGBTに代えて、MOSFET等、他の絶縁ゲート型の半導体素子が形成されていてもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
10:半導体装置
12:半導体基板
14:裏面電極
20:トレンチ
22:第1溝部
24:第2溝部
26:交差部分
30:エミッタ領域
32:ボディ領域
34:ドリフト領域
36:コレクタ領域
40:ゲート電極
41:導体層
42:絶縁膜
44:絶縁体層
46:空隙
48:空間
50:マスク層
120:トレンチ
122:直線部分
126:円形部分
140:ゲート電極
142:絶縁膜
144:絶縁体層
12:半導体基板
14:裏面電極
20:トレンチ
22:第1溝部
24:第2溝部
26:交差部分
30:エミッタ領域
32:ボディ領域
34:ドリフト領域
36:コレクタ領域
40:ゲート電極
41:導体層
42:絶縁膜
44:絶縁体層
46:空隙
48:空間
50:マスク層
120:トレンチ
122:直線部分
126:円形部分
140:ゲート電極
142:絶縁膜
144:絶縁体層
Claims (5)
- 半導体基板の表面に、特定の開口幅を有する第1部分と、前記特定の開口幅より広い開口幅を有する第2部分とを有するトレンチが形成されており、
前記トレンチの前記第1部分には、前記第1部分の内壁を被覆する絶縁膜と、前記絶縁膜の内側に配置されたゲート電極が形成されており、
前記トレンチの前記第2部分の内側には絶縁体のみが形成されている、
半導体装置。 - 前記トレンチは、第1溝部と、前記第1溝部と交差する第2溝部とを備え、
前記第2部分は、前記第1溝部と前記第2溝部とが交差する交差部分であり、
前記第1部分は、前記第1溝部と前記第2溝部のうち、前記交差部分を除く部分である、
請求項1記載の半導体装置。 - 前記半導体基板には、
前記半導体基板の表面に露出すると共に、前記絶縁膜及び前記絶縁体の少なくとも一方に接している第1導電型の第1半導体領域と、
前記第1半導体領域の側面及び底面に接すると共に前記絶縁膜及び前記絶縁体の少なくとも一方に接しており、その一部が前記半導体基板の表面に露出する第2導電型の第2半導体領域と、
前記第2半導体領域の底面に接しており、前記第2半導体領域によって前記第1半導体領域から分離されている第1導電型の第3半導体領域と、が形成されており、
前記トレンチの下端は、前記第2半導体領域の底面を越えて前記第3半導体領域に達しており、
前記ゲート電極は、前記第1半導体領域と前記第3半導体領域を分離している範囲の前記第2半導体領域に、前記絶縁膜を介して対向している、
請求項1又は2に記載の半導体装置。 - 半導体基板の表面に、特定の開口幅を有する第1部分と、前記特定の開口幅より広い開口幅を有する第2部分とを有するトレンチを形成するトレンチ形成工程と、
前記トレンチの内壁を絶縁膜で被覆する被覆工程と、
前記絶縁膜で被覆された前記トレンチの内側にゲート電極を形成する電極形成工程と、
前記第2部分の内側に形成されたゲート電極を除去する除去工程と、
前記第2部分の内側に絶縁体層を形成する絶縁体層形成工程と、を備える、
半導体装置の製造方法。 - 前記トレンチ形成工程では、第1溝部と、前記第1溝部と交差する第2溝部とを備える前記トレンチを形成し、
前記第2部分は、前記第1溝部と前記第2溝部とが交差する交差部分であり、前記第1部分は、前記第1溝部と前記第2溝部のうち、前記交差部分を除く部分である、
請求項4記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012010017A JP2013149836A (ja) | 2012-01-20 | 2012-01-20 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012010017A JP2013149836A (ja) | 2012-01-20 | 2012-01-20 | 半導体装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013149836A true JP2013149836A (ja) | 2013-08-01 |
Family
ID=49047044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012010017A Pending JP2013149836A (ja) | 2012-01-20 | 2012-01-20 | 半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013149836A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015138789A (ja) * | 2014-01-20 | 2015-07-30 | トヨタ自動車株式会社 | 半導体装置 |
WO2015182233A1 (ja) * | 2014-05-26 | 2015-12-03 | トヨタ自動車株式会社 | 半導体装置 |
CN105428405A (zh) * | 2014-09-17 | 2016-03-23 | 富士电机株式会社 | 沟槽型绝缘栅双极晶体管及其制造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001358338A (ja) * | 2000-06-14 | 2001-12-26 | Fuji Electric Co Ltd | トレンチゲート型半導体装置 |
WO2005006446A1 (en) * | 2003-07-12 | 2005-01-20 | Koninklijke Philips Electronics N.V. | Insulated gate power semiconductor devices |
JP2009088186A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | トレンチゲート型トランジスタ及びその製造方法 |
-
2012
- 2012-01-20 JP JP2012010017A patent/JP2013149836A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001358338A (ja) * | 2000-06-14 | 2001-12-26 | Fuji Electric Co Ltd | トレンチゲート型半導体装置 |
WO2005006446A1 (en) * | 2003-07-12 | 2005-01-20 | Koninklijke Philips Electronics N.V. | Insulated gate power semiconductor devices |
JP2007531246A (ja) * | 2003-07-12 | 2007-11-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 絶縁ゲートパワー半導体デバイス |
JP2009088186A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | トレンチゲート型トランジスタ及びその製造方法 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015138789A (ja) * | 2014-01-20 | 2015-07-30 | トヨタ自動車株式会社 | 半導体装置 |
WO2015182233A1 (ja) * | 2014-05-26 | 2015-12-03 | トヨタ自動車株式会社 | 半導体装置 |
CN106463542A (zh) * | 2014-05-26 | 2017-02-22 | 丰田自动车株式会社 | 半导体装置 |
US9761681B2 (en) | 2014-05-26 | 2017-09-12 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
DE112015002496B4 (de) | 2014-05-26 | 2018-08-16 | Toyota Jidosha Kabushiki Kaisha | Halbleitervorrichtung |
CN106463542B (zh) * | 2014-05-26 | 2020-01-10 | 丰田自动车株式会社 | 半导体装置 |
CN105428405A (zh) * | 2014-09-17 | 2016-03-23 | 富士电机株式会社 | 沟槽型绝缘栅双极晶体管及其制造方法 |
JP2016063048A (ja) * | 2014-09-17 | 2016-04-25 | 富士電機株式会社 | トレンチ型絶縁ゲートバイポーラトランジスタ及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7428211B2 (ja) | 半導体装置 | |
JP6219704B2 (ja) | 半導体装置 | |
JP5482886B2 (ja) | 半導体装置 | |
JP5728992B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP5644793B2 (ja) | 半導体装置 | |
JP6666671B2 (ja) | 半導体装置 | |
JP6640691B2 (ja) | 半導体装置及びその製造方法 | |
JP2007123570A (ja) | 半導体装置 | |
US10290707B2 (en) | Semiconductor device | |
JP6135181B2 (ja) | 半導体装置 | |
WO2019007319A1 (zh) | 沟槽型功率器件及其制备方法 | |
JP5729497B1 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2013161918A (ja) | 半導体装置 | |
JP2011176027A (ja) | 半導体素子および半導体素子の製造方法 | |
JP2017162969A (ja) | 半導体装置 | |
JP2013149836A (ja) | 半導体装置とその製造方法 | |
JP5446297B2 (ja) | 半導体装置の製造方法 | |
JP4692313B2 (ja) | 半導体装置 | |
JP2019096732A (ja) | 半導体装置 | |
CN109216452A (zh) | 沟槽型功率器件及其制备方法 | |
JP2009038214A (ja) | 半導体装置 | |
JP2005045123A (ja) | トレンチゲート型半導体装置およびその製造方法 | |
US8878290B2 (en) | Semiconductor device | |
JP5157217B2 (ja) | 半導体装置とその製造方法 | |
JP2011054881A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140409 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150113 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150120 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20150519 |