JP2006302940A - 半導体装置 - Google Patents

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Abstract

【課題】 半導体装置をリードフレームに固着するためのペーストや半導体基板によって生じる寄生抵抗を低減する。
【解決手段】 半導体基板裏面に電極が形成されている半導体装置において、半導体基板の裏面に凹凸構造を形成した後、裏面電極を形成しリードフレームに固着することで寄生抵抗を下げ駆動能力を向上させる。
【選択図】 図１

Description

本発明は、高駆動能力が要求される半導体装置に関わる。更に詳しくは、半導体装置に形成されるトランジスタの駆動能力向上に関する。
半導体装置は、半導体基板に多数形成された半導体チップを個別に切離してパッケージなどに実装されて利用される。半導体装置の製造技術の発達と共に、半導体チップ表面に形成されるトランジスタの性能は、さまざまな面で向上している。大電力を要する負荷に電力を供給することのできる高駆動能力を有するトランジスタにおいては、オン抵抗（トランジスタがスイッチオンしたときのトランジスタの内部抵抗）の低減にさまざまな技術が開発されてきた、現在ではトランジスタのオン抵抗低減のために、VDMOS(Vertical Double Diffused MOS)やUMOS (Trench gated MOS)といった半導体基板表面に対し垂直に電流を流す構造のトランジスタが主流となっている。
さて、図１０（ａ）は従来技術による高駆動能力を有するトランジスタが形成された半導体チップ００９の断面図であり、図１０（ｂ）は裏面電極００４を有する同半導体チップ００９を実装する時に用いられるリードフレーム００５に、半導体チップ００９の裏面が導電ペースト００６で接着された従来技術の半導体装置の断面図である。図２は、図１０の半導体チップ００９の上表面に形成されているが、図１０には図示されていないトランジスタの等価回路図である。トランジスタ０１１のソース０１６は、半導体チップ００９を形成する半導体基板を介して半導体チップ００９の裏面電極００４と電気的に接続され、半導体チップ００９の裏面電極００４から電力の供給を受けている。トランジスタ０１１のゲート０１４に加えられる制御信号に応じて、ドレイン０１５に接続される負荷（図示されていない）に電力を供給する。図２のトランジスタ０１１のソース０１６には、導電ペーストによるペースト抵抗０１３と基板抵抗０１２（以後、ペースト抵抗０１３と基板抵抗０１２の両抵抗を合わせて単に寄生抵抗と称する。）を介してリードフレーム表面０１７から電力が供給される。このペースト抵抗０１３は半導体チプ００９とリードフレーム００５を接着する導電ペーストの抵抗であり、基板抵抗０１２は、半導体チップ００９の裏面電極００４からトランジスタ０１１のソース０１６の間に介在する、厚みＤなる半導体チップを形成する半導体基板の抵抗である。
従来は、大電力を前記負荷に供給するために、寄生抵抗に比べれば大きな前記オン抵抗を小さくすれば良かった。しかしながら、前記縦型素子では微細加工技術の発達によりオン抵抗低減は進んだものの、寄生抵抗は低減されないために、寄生抵抗がオン抵抗の誤差として無視できなくなって来た。その対策として、半導体基板の厚みを薄くして基板抵抗０１２を低減するバックグラインド法（特許文献１参照）や、低抵抗ペースト剤の開発などによるペースト抵抗０１３低減が行われている（特許文献２参照）。
特開２００４−０２２８９９号公報 特開２００３−０１６８３８号公報
しかしながら、半導体基板を薄くする前記バックグラインド法は、図２（ａ）に示す半導体基板の厚みＤを小さくすることであるが、半導体基板の厚みＤを薄くしすぎると物理的強度が低下し半導体チップ００９割れてしまう。前記低抵抗ペースト剤を利用しても、図２に示すように多かれ少なかれペースト抵抗０１３が直列に加わるためペースト抵抗をある程度しか小さく出来ない。従って、従来の技術では低減が著しい前記オン抵抗に比較して、寄生抵抗を小さくすることが出来ないという課題が存在する。
本発明は、以下の手段で前記課題を解決する。
（１）半導体チップ裏面に裏面電極を有する半導体装置において、半導体チップ裏面に凹凸構造を有する半導体装置とした。
（２）（１）記載の半導体装置において、前記凹凸構造がストライプパターンを成す半導体装置とした。
（３）（１）記載の半導体装置において、前記凹凸構造が格子パターンを成す半導体装置とした。
（４）（１）記載の半導体装置において、前記凹凸構造が非直線パターンを成す半導体装置とした。
（５）上記（１）から（４）の半導体装置において前記凹凸構造のパターンが、半導体チップを形成する半導体基板の結晶方位＜１００＞に対し平行な半導体装置とした。
（６）半導体チップ裏面に裏面電極を有する半導体装置において、前記裏面電極の表面に前記凹凸構造を有する半導体装置とした。
（７）上記（６）の半導体装置において、前記凹凸構造がストライプパターンを成す半導体装置とした。
（８）上記（６）の半導体装置において、前記凹凸構造が格子パターンを成す半導体装置とした。
（９）上記（６）の半導体装置において、前記凹凸構造が非直線パターンを成す半導体装置とした。
（１０）半導体チップ裏面に裏面電極を有する半導体装置において、前記裏面電極と接触するリードフレーム表面に前記凹凸構造を有するリードフレームを用いた半導体装置とした。
（１１）上記（１０）の半導体装置において、前記凹凸構造がストライプパターンを成す半導体装置とした。
（１２）上記（１０）の半導体装置において、前記凹凸構造が格子パターンを成す半導体装置とした。
（１３）上記（１０）の半導体装置において、前記凹凸構造が非直線パターンを成す半導体装置とした。
図１は本発明の第１の実施例である。ここで図１（ａ）はバックグラインドした半導体チップ００２の裏面に凹凸構造００１を設け、その凹凸構造００１の表面に金属の裏面電極００４を形成した状態であり、図１（ｂ）は（ａ）の基板を、導電ペースト００６を用いてリードフレーム００５に接着した状態である。
半導体チップ００２とリードフレーム００５の接触部分に凹凸構造００１を設けることにより、寄生抵抗を減少させることができるだけでなく、半導体チップ００９を薄くバックグラインドして基板抵抗０１２を減少させる従来技術より、半導体チップ００２の物理的強度は向上する。また、実装時においては、半導体チップ００２をリードフレーム００５に導電ペースト００６を用いて接着する際に、凹凸構造００１が、雨天時のタイヤの溝のような効果を発揮し、図１(b)のように導電ペースト００６が凹凸構造００１の凹部内に入り込み凸部はリードフレーム００５と直接接触するため、凸部においては導電ペースト００６の寄生抵抗を挟むことなく半導体チップ００２とリードフレーム００５を接触することができる。このため、裏面電極００４とリードフレーム００５との間に薄い導電ペースト００６が挟まれている従来の方法に比べ、寄生抵抗が大幅に減少する。
図１は本発明の第１の実施例である。ここで図１（あ）はバックグラインドした半導体チップ００２の裏面に凹凸構造００１を設け、その凹凸構造００１の表面に金電の裏面電極００４を形成した状態であり、図１（ｂ）は（ａ）の基板を、導電ペースト００６を用いてリードフレーム００５に接着した状態である。図１（ａ）のように基板裏面に凹凸構造００１を設けることにより、基板表面に対し垂直方向の基板抵抗が減少するため、基板の寄生抵抗を減少させることができるだけでなく、基板裏面全体を薄くバックグラインドして基板抵抗を減少させる従来法より物理的強度は向上する。また、実装時においては、この基板をリードフレーム００５に導電ペースト００６を用いて接着する際に、基板裏面の凹凸構造００１が、所謂、雨天時のタイヤの溝のような効果を発揮し、図１（ｂ）のように導電ペースト００６が凹部内に入り込み凸部はリードフレーム００５と接触するため、凸部においては導電ペースト００６の寄生抵抗を挟むことなくリードフレーム００５と接触することができる。このため、裏面電極００４とリードフレーム００５との間に薄い導電ペースト００６が挟まれている従来の方法に比べ、寄生抵抗が減少する。
図１は、本発明の第１の実施例である。ここで図１（ａ）は半導体チップ００２の裏面に凹凸構造００１を設けた後、裏面電極膜００４を形成した状態であり、図１（ｂ）は図１（ａ）の半導体チップ００２を、導電ペースト００６を用いてリードフレーム００５に接着した状態である。
図３と図４は、半導体チップに切離される前の結晶方位＜１１０＞のＯＦ（オリエントフラット）を有するウエハ状半導体基板を、ＯＦを下にして、ウエハ状半導体基板の裏面から見たウエハ状半導体基板の平面図である。半導体基板の裏面に形成する凹凸構造００１は、図３に示すようなストライプ型や、図４に示すような格子型が良い。半導体チップ００２の物理的強度がより必要な場合は、結晶方位＜１１０＞のウエハ状半導体基板を用い、凹凸構造００１を図５や図６のようにＯＦに対し４５°傾け結晶方位＜１００＞と平行にすることで、図３や図４に示す凹凸構造００１を設けた半導体基板に形成される半導体チップ００２より更に強度を向上させることができる。また、図７に示すように、凹凸構造００１を波型の非直線であるパターンとし、強度を一層向上させることも可能である。
ウエハ状半導体基板の裏面側に凹凸構造を設けるのではなく、図８に示すように、リードフレーム００５と接触する裏面電極下表面に凹凸構造００１を設けると、実施例１と同様の寄生抵抗低減の効果が得られ、ペースト抵抗０１３を低減させることが可能である。
基板抵抗０１２が無視できるような場合は、図９の様に半導体チップ００２と接触するリードフレーム００５の上表面に凹凸構造００１を設けることで寄生抵抗を低減することが出来る。
本発明は上記の実施形態に限定されるものではなく、本発明はその要旨を逸脱しない範囲で変形して実施できる。
（ａ）本発明の第1実施例の半導体装置を示す断面図。 （ｂ）図１（ａ）をリードフレームに接着した状態の断面図。 半導体装置のトランジスタの等価回路図。 本発明の凹凸構造のパターンを示す平面図。 本発明の凹凸構造のパターンを示す平面図。 本発明の凹凸構造のパターンを示す平面図。 本発明の凹凸構造のパターンを示す平面図。 本発明の凹凸構造のパターンを示す平面図。 本発明の第２実施例の半導体装置を示す断面図。 本発明の第３実施例の半導体装置を示す断面図。 （ａ）従来技術の半導体装置の実施例を示す断面図。 （ｂ）図１０（ａ）をリードフレームに接着した状態を示す断面図。
符号の説明
００１ 凹凸構造（半導体チップ裏面）
００２ 半導体チップ
００４ 裏面電極
００５ リードフレーム
００６ 導電ペースト
００９ 半導体チップ
０１１ トランジスタ
０１２ 半導体基板抵抗
０１３ ペースト抵抗
０１４ トランジスタのゲート
０１５ トランジスタのドレイン
０１６ トランジスタのソース
０１７ リードフレーム表面

Claims (13)

  1. 半導体チップ裏面に裏面電極を有する半導体装置において、前記半導体チップ裏面に凹凸構造を有し、前記裏面電極は前記凹凸構造に沿って形成されている半導体装置。
  2. 前記凹凸構造がストライプパターンを成す請求項１記載の半導体装置。
  3. 前記凹凸構造が格子パターンを成す請求項１記載の半導体装置。
  4. 前記凹凸構造が非直線パターンを成す請求項１記載の半導体装置。
  5. 前記凹凸構造のパターンが、半導体基板の結晶方位＜１００＞に対し平行な請求項１から請求項３までのいずれか１項に記載された半導体装置。
  6. 半導体チップ裏面に裏面電極を有する半導体装置において、前記裏面電極の下表面に凹凸構造を有する半導体装置。
  7. 前記凹凸構造がストライプパターンを成す請求項６記載の半導体装置。
  8. 前記凹凸構造が格子パターンを成す請求項６記載の半導体装置。
  9. 前記凹凸構造のパターンが、直線でない請求項６記載の半導体装置。
  10. 半導体チップ裏面に裏面電極を有する半導体装置において、前記裏面電極と接触するリードフレームの表面に凹凸構造を有する半導体装置。
  11. 前記凹凸構造がストライプパターンを成す請求項１０記載の半導体装置。
  12. 前記凹凸構造が格子パターンを成す請求項１０記載の半導体装置。
  13. 前記凹凸構造のパターンが、直線でない請求項１０記載の半導体装置。
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