JP2013008771A - 半導体モジュール - Google Patents

半導体モジュール Download PDF

Info

Publication number
JP2013008771A
JP2013008771A JP2011139170A JP2011139170A JP2013008771A JP 2013008771 A JP2013008771 A JP 2013008771A JP 2011139170 A JP2011139170 A JP 2011139170A JP 2011139170 A JP2011139170 A JP 2011139170A JP 2013008771 A JP2013008771 A JP 2013008771A
Authority
JP
Japan
Prior art keywords
semiconductor chip
convex
concavo
mounting substrate
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011139170A
Other languages
English (en)
Other versions
JP5830958B2 (ja
Inventor
Takumi Shimomura
卓 下村
Tetsuya Hayashi
林  哲也
Shigeharu Yamagami
滋春 山上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nissan Motor Co Ltd
Original Assignee
Nissan Motor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nissan Motor Co Ltd filed Critical Nissan Motor Co Ltd
Priority to JP2011139170A priority Critical patent/JP5830958B2/ja
Publication of JP2013008771A publication Critical patent/JP2013008771A/ja
Application granted granted Critical
Publication of JP5830958B2 publication Critical patent/JP5830958B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26145Flow barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175Flow barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201Structure
    • H01L2224/32012Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32013Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205Shape
    • H01L2224/3207Shape of bonding interfaces, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/404Connecting portions
    • H01L2224/40475Connecting portions connected to auxiliary connecting means on the bonding areas
    • H01L2224/40499Material of the auxiliary connecting means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312Aligning
    • H01L2224/83136Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/83141Guiding structures both on and outside the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8336Bonding interfaces of the semiconductor or solid state body
    • H01L2224/83365Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8434Bonding interfaces of the connector
    • H01L2224/84345Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8436Bonding interfaces of the semiconductor or solid state body
    • H01L2224/84365Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】半導体チップを実装基材に実装する際に、冷却性能の向上と長期信頼性の確保との双方を満足させることを課題とする。
【解決手段】半導体チップ11と接合する側の実装基材13の面に凹凸部131が形成され、この凹凸部131は、接合材12を介して半導体チップ11と実装基材13とが接合された際に、半導体チップ11の電極部と実装基材13との接合面の端部を跨ぐように配置され、半導体チップ11と実装基材13とは、凹凸部131の凸部頂点で最も近接していることを特徴とする。
【選択図】図1

Description

本発明は、半導体チップと実装基材との間に凹凸が形成されて実装された半導体モジュールに関する。
従来、半導体レーザ素子の半田接合に際して、過剰な半田がサブマウント細溝を介してサブマウントに流出し、さらに延長溝を通じて外部に排出される技術が、例えば以下に示す文献に記載されている(特許文献1参照)。このような技術を採用することで、半導体レーザアセンブリを製造する際に、半導体レーザ素子、サブマウント、あるいはヒートシンク上で球状接合材残留物が形成されることを防止できる。
国際公開WO2004/077630号公報
上述したような半導体素子の実装技術においては、半導体素子の消費電力が大きくなるにつれて発熱対策が重要な課題であった。動作時に発熱する半導体素子において、温度上昇は半導体素子の破壊の原因となるため、熱伝達経路の熱抵抗を低減して冷却性能を向上する必要がある。半田などの接合材を介して半導体チップを実装基材上に実装した場合に、実装基材に比べて接合材は熱伝導率が低いため、熱伝達経路の熱抵抗を低減するためには接合材の薄化が有効である。
一方、接合材は、半導体チップと実装基材の間の線膨張係数差により発生する熱応力を緩和する効果がある。これにより、使用時の温度変化による繰り返し熱応力を考慮した長期信頼性を確保するためには、接合材には適切な厚さが必要である。
従来の実装構造では、熱抵抗の低減のために接合材を薄化すると、半導体チップと実装基材とが対向する側の平面部同士が近接することになる。このため、半導体チップと実装基材との近接部で熱応力による応力集中が顕著に発生して、接合材の長期信頼性が低下する。したがって、従来の実装構造では、冷却性能の向上と長期信頼性の確保の両立は困難であった。
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、半導体チップを実装基材に実装する際に、冷却性能の向上と長期信頼性の確保との双方を満足させる半導体モジュールを提供することにある。
上記目的を達成するために、本発明は、接合材材を介して半導体チップと実装基材とが接合された際に、半導体チップの電極部と実装基材との接合面の端部を跨ぐように凹凸が配置形成され、凹凸の凸部頂点で実装基材と半導体チップとが最も近接していることを特徴とする。
本発明によれば、凹凸が半導体チップの電極部と実装基材との接合面の端部を跨ぐように配置形成されるので、接合材の厚さを低減して熱抵抗を減少させることが可能となり、冷却性能を向上することができる。また、半導体チップと実装基材との近接部の面積を減少させて熱応力の集中を緩和することが可能となり、長期信頼性を確保することができる。
本発明の実施形態1に係る半導体モジュールの構成を示す断面図である。 図1に示す凹凸部の形状例を示す断面図である。 図1に示す凹凸部の配置例を示す図である。 図1に示す凹凸部の配置例を示す図である。 半導体チップの実装面に対する図1に示す凹凸部の配置例を示す平面図である。 半導体チップの実装面に対する図1に示す凹凸部の配置例を示す平面図である。 半導体チップの実装面に対する図1に示す凹凸部の配置例を示す平面図である。 本発明の実施形態2に係る半導体モジュールの構成を示す断面図である。 本発明の実施形態3に係る半導体モジュールの構成を示す断面図である。 図6に示す凹凸部材形状例を示す断面図である。 図6に示す凹凸部材の配置例を示す図である。 図6に示す凹凸部材の配置例を示す図である。 本発明の実施形態4に係る半導体モジュールの構成を示す断面図である。
以下、図面を用いて本発明を実施するための実施形態を説明する。
(実施形態1)
図1は本発明の実施形態1に係る半導体モジュールの構成を示す図であり、同図(a)は平面図、同図(b)は断面図である。
図1において、半導体チップ11は、接合材12を介して実装基材13に接合されて実装され、これらにより半導体モジュールが構成されている。なお、半導体モジュールは、電圧印加時に耐放電に対する沿面距離および空間距離の確保や長期信頼性の維持のため、任意の部位が絶縁層で覆われている。半導体チップ11は、例えば車両を駆動するモータに電力を供給するインバータ回路などの電力変換用のパワーモジュールで構成され、例えば数百ボルトおよび数百アンペア定格のパワー半導体装置で構成される。一般的に、パワーモジュールにはダイオードとスイッチング素子の2種類の半導体素子を使用し、本発明は両半導体チップに適応可能である。半導体チップ11は、例えば厚さ100マイクロメートル前後で縦横サイズは数ミリメートル程度である。半導体チップ11としては、例えばSi、SiC、GaNや有機物系等の半導体基板材料、および集積度にかかわらず広範囲の半導体チップが使用可能である。
接合材12は、この実施形態1では半田で構成される。なお、接合材12は、半導体チップ11の耐熱性や電気特性等の性能劣化の要因とならない熱伝導可能な無機または有機系の接合材や、それらを複合した接合材から適宜選択するが可能である。また、接合材12の特性としては、熱や電磁波、振動等の一定条件により硬化または軟化する接合材が望ましい。
さらに、接合材12は、各接合場所に適した接合材および接合法の選択が可能である。例えば、半導体チップ11と実装基材13との接合部の中央と外周、あるいは凹凸部131と平坦部で組成の異なる接合材の選択や、金属結合、化学接合、物理結合、複合接合等から異なる接合法の選択が可能である。
実装基材13は、この実施形態1では熱伝導および電気伝導性に優れるCu(銅)材で構成される。実装基材13は、Cuの他に例えば熱伝導が可能な無機および有機系やそれらの複合材を用いることも可能である。
実装基材13の大きさは、半導体チップ11の熱耐性により異なる。例えば、半導体チップ11の発熱量が多い場合や熱伝達経路の熱抵抗が大きい場合には、実装基材13を大きくすることが可能である。この実施形態1では、例えば一辺が数ミリから数十ミリメートル程度の大きさである。なお、半導体チップ11の特性によっては、半導体チップ11の面積よりも小さい実装基材13を用いることも可能である。すなわち、半導体チップ11と実装基材13との面積の大小関係にかかわらず、半導体チップ11と実装基材13との大きさを選択して組み合わせることが可能である。
実装基材13を半導体チップ11の電流経路として使用する場合には、導電性を有する熱伝導が可能な無機および有機系やそれらの複合材の選択が可能である。例えば、CuやAlやMoやW等の金属単体、またはこれらの合金または複合材を用いることが可能である。また、エポキシ系やアクリル系やイミド系等の樹脂やセラミクス、これらの樹脂と導電体や絶縁体の複合材、またはこれらの金属や樹脂やセラミクス等を積層した複合材を用いることが可能である。
実装基材13には、半導体チップ11と対向して半導体チップ11が実装される側の実装面に、凹凸部131が形成されている。この凹凸部131は、少なくとも半導体チップ11の電極部と実装基材13とが接合材12を介して電気的に接合される接合面の端部を跨ぐように配置形成されている。ここで、半導体チップの電極部とは、例えばスイッチング素子を構成するトランジスタのゲート端子、ソース端子、ドレイン端子などであり、ダイオードのアノード端子やカソード端子などである。
図2に凹凸部131の断面形状の一例を示す。図2において、同図(a)は凸部1311の断面が角錐状、同図(b)は凸部1312の断面の先端部分が円錐状、同図(c)は凸部1313の断面の先端部分が切り妻状の例を示している。凹凸部131の断面形状の特徴は、凸部が半導体チップ11の接合面に対して傾斜を有していることである。この傾斜により、半導体チップ11と実装基材13との接合後、半導体チップ11と凹凸部131との近接部は、点状または線状となる。
先にも触れたが、接合材12は、半導体チップ11と実装基材13との間の熱応力を緩和する効果があるので、接合材12には適切な厚さが必要となる。仮に、凹凸部131が無い場合には、半導体チップ11と実装基材13との接合後の近接部は平面となる。このため、半導体チップ11と実装基材13との近接部で熱応力による応力集中が顕著に発生し、接合材12の長期信頼性が低下する。これに対して、実装基材13に凹凸部131を設けることで、半導体チップ11と実装基材13との近接部の面積は設けない場合に比べて少なくなる。これにより、応力集中の発生を抑制することが可能となる。
図1に示す凹凸部131の形状は、図2(a)に示すような四角錐形状である。四角錐形状にすることにより、凹凸部131の凸部と半導体チップ11との近接部の面積は非常に少なくなる。これにより、熱応力による応力集中の発生を抑えることが可能となる。図1に示す凹凸部131の内角は、約60度程度であるが、より鋭角な形状や三角錐とすることで、熱応力による応力集中を分散し易い形状となり、長期信頼性が更に向上することが可能となる。
図2(b)に示す断面形状は、凸部の先端が曲面である。このため、実装工程時に半導体チップ11と実装基材13を加圧して接合する場合でも、同図(a)、(c)に示す断面形状に比べて加圧による応力集中が抑制される。したがって、凹凸形状の変形が少なく、半田厚を一定に保つことが可能となる。
また、上記断面形状を混在させることも可能である。例えば熱応力発生時に応力集中が大きい部位では、図2(a)の断面形状を用い、それ以外は熱抵抗を抑えるため同図(b)の断面形状を用いる。これにより、混在させない場合に比べて、長期信頼性の確保と冷却性能の向上をより一層向上することができる。
実装基材13の凹凸部131の高さは、例えば数十から数百マイクロメータ前後である。なお、凹凸部131の高さは、接合材12や実装基材13の物性や半導体モジュールの実際の使用温度やそのサイクルを考慮して決められる。すなわち、接合材12および凹凸部131の近傍に発生する熱応力を、目標とする疲労限度以下に抑えることが可能な高さが望ましい。
また、凹凸部131の高さは、すべての凹凸部131で同一ではなく、使用する接合材12や熱応力による応力集中の発生状況に応じて、複数の高さを用いることも可能である。
例えば、半導体チップ11と実装基材13との接合部中央は外周に比べて高くする一方、その逆であっても可能である。
凸部が図2(a)〜同図(c)に示す断面構造を有する凹凸部131は、図3A(a1),(a2)〜同図(d1),(d2)、図3B(e1),(e2)〜同図(h1)、(h2)に示すような配置が可能である。図3A(a2)〜図3B(h2)は図3A(a1)〜図3B(h1)の破線に沿った断面図である。図3A(a1),(a2)では、円錐状の凸部1312が離散的に格子状に配置されている。図3A(b1),(b2)では、円錐状の凸部1312が離散的に互い違いに格子状に配置されている。図3A(c1),(c2)では、高さが異なる三角錐の凸部1311が接して格子状に配置されている。図3A(d1),(d2)では、四角錐の凸部1311が接して格子状に配置されている。
一方、図3B(e1),(e2)では、鞍状(かまぼこ状)の凸部1314が複数並列して配置されている。図3B(f1),(f2)では、鞍状の凸部1314が互い違いに離散的に配置されている。図3B(g1),(g2)では、隣り合う列の鞍状の凸部1314が半導体チップ11との近接部の方向が異なるように離散的に配置されている。図3B(h1),(h2)では、鞍状の凸部1314が格子状に配置されている。
実装基材13の凹凸部131は、先にも触れたが、半導体チップ11の電極部と実装基材13との接合面の端部を跨いで配置されている。これにより、実装時に、低粘度な条件下における余剰な接合材12は、凹凸部131の毛細管現象により半導体チップ11の電極部下から連続的に半導体チップ11の外周まで案内される。したがって、余剰な接合材12が半導体チップ11の電極部と実装基材13との間に留まり、接合材12の厚さが必要以上に厚くなることは回避される。この結果、冷却性能が低下することを抑制することができる。
図4A(a)〜図4C(j)は、半導体チップ11の実装面に対する凹凸部131の配置例を示す平面図である。図4A(a)に示すように、半導体チップ11の全外周にわたって実装基材13に凹凸部131を配置することで、冷却性能低下の抑制能力を高めることができる。
一方、図4A(b)では、半導体チップ11が配置される部分の四隅に凹凸部131を配置している。接合時の半導体チップ11は、接合材12の実装基材13への接触状態(濡れ状態)や、接合材12の表面張力により実装基材13の接合面に対して多少傾く。このため、余剰接合材が半導体チップ11の四隅に溜まりやすくなる。したがって、接合材12の厚さが必要以上に厚くなり冷却性能が低下しやすい。そこで、図4A(b)に示す配置にすることで、半導体チップ11の四隅の余剰な接合材12を毛細管現象により半導体チップ11の外周に案内して半導体チップ11外に排出することができる。この結果、接合材12の厚さを適正かつ均一に保つことが可能となる。
図4A(c)では、先の同図(b)の配置に対して半導体チップ11の中央部にも対向して凹凸部131を加えて配置している。このような配置とすることで、図4A(b)に対して半導体チップ11における温度が上昇しやすい中央部に対して、半導体チップ11と熱伝導率が高い凹凸部131との近接部が設けられる。これにより、冷却性能をさらに一層向上することが可能となる。
図4A(d)では、半導体チップ11の四隅を除いた各辺部に対応して凹凸部131を配置している。半導体チップ11の四隅は接合材12への応力が集中しやすい。したがって、図4A(d)に示すような配置にすることで、先の図4A(a)に比べて半導体チップ11の四隅の接合材12の平均厚さを厚くすることができる。この結果、熱応力が分散されて長期信頼性をより一層向上することが可能となる。
図4B(e)〜同図(h)では、半導体チップ11の中央部に対応して配置された凹凸部131が途切れることなく半導体チップ11の外周へと連続して配置されている。このような配置にすることで、半導体チップ11の中央部の余剰な接合材12を確実に外周へ案内して半導体チップ11外に排出することが可能となる。この結果、冷却性能の低下を抑制することができる。また、半導体チップ11の中央部に、熱伝導率が高い凹凸部131と半導体チップ11との近接部を設けることができるので、冷却性能を向上することが可能となる。
図4C(i)では、凹凸部131が半導体チップ11の接合面全体にわたって配置されている。このような配置とすることで、先の図4A(a)に比べて半導体チップ11と実装基材13との近接部が増加する。これにより、接合材12の平均厚さを低減することが可能となり、冷却性能を向上することが可能となる。
図4C(j)では、先の図4C(i)に示す配置例において、凹凸形状が異なる凹凸部を配置している。例えば、半導体チップ11の外周部には図2(a)に示すような凸部が錘状体の第1の凹凸部131−1を配置する。一方、半導体チップ11の中央部には図3B(e1),(e2)〜同図(h1),(h2)に示すような凸部が鞍状の第2の凹凸部131−2を配置する。
このような配置とすることで、接合材12に応力集中が発生しやすい半導体チップ11の端部は、図2(a)の錘状体とすることにより半導体チップ11と実装基材13との近接部の面積を低減することが可能となる。これにより、応力集中を抑制して長期信頼性を確保することが可能となる。また、半導体チップ11の発熱により高温になりやすい半導体チップ11の中央部は、図3Bに示す鞍状とすることにより接合材12の平均厚さを低減して熱抵抗を低減することができる。この結果、冷却性能を向上することが可能となる。
実装基材13の凹凸部131の凸部頂点の個数は、半導体チップ11の安定した接合を考慮すると、半導体チップ11と凹凸部131との接合面では3点以上が望ましい。これにより、接合材12の厚さを一定に保つことが可能となり、極端な応力集中部の発生を防ぐことができ、長期信頼性の確保が可能となる。
また、凹凸部131の頂点間距離は、広げるほど接合面における接合材12の割合が多くなる。このため、熱抵抗の大きな接合材12により冷却性能が悪化する。したがって、凹凸部131の頂点間距離は、凹凸部131における凸部の高さと同等以下が望ましい。
これにより、熱の伝達経路および拡散部を確保するとともに接合材12の平均厚さを低減して、冷却性能を向上することが可能となる。凹凸部131の頂点間距離は、例えば数十から数百マイクロメータ程度で実施することが可能である。
凹凸部131の頂点間距離は、種類の異なる接合材12の使用や、接合材12の流動性を制御する場合には、上記頂点間距離の範囲内で複数の混在も可能である。また、凹凸部131の頂点間距離と凸部の高さは、接合材12に固形の添加物などを混入させた場合には、混入した添加物に応じて上記要件を変えることが可能である。すなわち、混入した添加物を含む接合材12が、凹凸部131を通って半導体チップ11の外周部に確実に案内されて半導体チップ11外に排出される程度に変更される。
なお、図1に示す実装例では、半導体チップ11と実装基材13の凹凸部131における凸部頂点が接触して場合を例示しているが、必ずしも接触している必要はない。すなわち、冷却性能など各部仕様性能を損なわない範囲で両者が直接接触せずに接合材12が介在して近接した状態であってもかまわない。
また、上記実施形態1では、実装基材13に凹凸部131が形成されているが、例えば半導体チップ11が実装基材13によりも大きな場合には、実装基材13に設けたと同様の凹凸部131を実装基材13に代えて半導体チップ11側に設けることも可能である。このような構成であっても、実装基材13に設けた場合と同様の効果を得ることができる。
半導体モジュールの冷却性能は、熱伝達経路の熱抵抗の大きさに左右され、実装基材13に比べて熱伝導率が低い接合材12の薄化で向上する。この実施形態1では、半導体チップ11の電極部と実装基材13の接合面の端部を跨ぐように凹凸部131を有する。これにより、毛細管現象により半導体チップ11下の接合材12が半導体チップ11の外周の凹凸部131まで流れ出し、半導体チップ11下の接合材12の厚さが減少する。また、凸部と半導体チップ11が近接することにより接合材12の平均厚さは低減し、熱抵抗を低減することで冷却性能を向上することが可能となる。
半導体モジュールの長期信頼性は、異種接合部の線膨張係数差および熱応力発生時の応力集中量と各部材の耐力で決まる。この実施形態1では、半導体チップ11と実装基材13が近接する平行面の面積と距離(接合材12の厚さ)で決まるので、平行面の面積の減少および距離の増加により長期信頼性を向上することができる。凹凸部131の凸部は、半導体チップ11に対して傾斜を持つため、半導体チップ11と凸部頂点の近接部の平行面の面積が最少となり、長期信頼性の確保が可能となる。
半導体チップ11と凹凸部131が点状または線状で近接することにより、近接部の平行面の面積が最少となる。さらに、半導体チップ11と凹凸部131は少なくとも1つ以上の点もしくは線状に近接しているため、凹凸部131の凹部における接合材12に必要な最小の厚さが確保されるため、長期信頼性の確保が可能となる。
半導体チップ11と凹凸部131接合部に接合材12を用いずに、互いの材料が拡散し合う直接の接合を用いることで、熱抵抗の高い接合材が介在しない部位が発生するため、接合材の平均厚さが低減し、冷却性能を向上することが可能である。
凹凸部131を、半導体チップ11と実装基材13との接合面における外周の全部もしくは一部に配置形成することで、余剰な接合材12を半導体チップ11外に排出することが可能となり、接合材12の厚さを適正に保ち冷却性能の低下を抑制することができる。
(実施形態2)
図5は本発明の実施形態2に係る半導体モジュールの構成を示す断面図である。この実施形態2において、先の実施形態1と異なる点は、半導体チップ11にも凹凸部111を設けたことである。図5(a)に示す構成では、半導体チップ11の実装基材13との接合面に凹凸部111を設け、半導体チップ11の外周の実装基材13に先の実施形態1と同様の凹凸部131を設けている。
このような構成により、接合材12の平均厚さを低減して熱抵抗を低減することが可能となり、この結果、冷却性能を向上することができる。さらに加えて、半導体チップ11の熱容量が凹凸部111により増加し、半導体チップ11の過渡的な発熱に対して熱の拡散と伝達を俊敏に行うことができる。この結果、過渡的な発熱による半導体チップ11の熱破壊を防ぐことが可能となる。
図5(b)に示す構成では、先の同図(a)に示す構成に対して、半導体チップ11の中央部に対向した実装基材13の接合面に凹凸部131を加えたものである。このような構成により、先の図5(a)の構成で得られる効果に対して、接合材12の平均厚さをより一層低減して熱抵抗を低減することが可能となり、この結果、より一層冷却性能を向上することができる。
半導体モジュールの冷却性能は、熱伝達経路の熱抵抗の大きさに左右され、実装基材13に比べて熱伝導率が低い接合材12の薄化で向上する。この実施形態1では、半導体チップ11の電極部と実装基材13の接合面の端部を跨ぐように凹凸部131を有する。これにより、毛細管現象により半導体チップ11下の接合材12が半導体チップ11の外周の凹凸部131まで流れ出し、半導体チップ11下の接合材12の厚さが減少する。また、凸部と半導体チップ11が近接することにより接合材12の平均厚さは低減し、熱抵抗を低減することで冷却性能を向上することが可能となる。
半導体モジュールの長期信頼性は、異種接合部の線膨張係数差および熱応力発生時の応力集中量と各部材の耐力で決まる。この実施形態2では、半導体チップ11と実装基材13が近接する平行面の面積と距離(接合材12の厚さ)で決まるので、平行面の面積の減少および距離の増加により長期信頼性を向上することができる。凹凸部131の凸部は、半導体チップ11に対して傾斜を持つため、半導体チップ11と凸部頂点の近接部の平行面の面積が最少となり、長期信頼性の確保が可能となる。
半導体チップ11と凹凸部131が点状または線状で近接することにより、近接部の平行面の面積が最少となる。さらに、半導体チップ11と凹凸部131は少なくとも1つ以上の点もしくは線状に近接しているため、凹凸部131の凹部における接合材12に必要な最小の厚さが確保されるため、長期信頼性の確保が可能となる。
半導体チップ11と凹凸部131の接合部に接合材12を用いずに、互いの材料が拡散し合う直接の接合を用いることで、熱抵抗の高い接合材が介在しない部位が発生するため、接合材の平均厚さが低減し、冷却性能を向上することが可能である。
凹凸部131を、半導体チップ11と実装基材13との接合面における外周の全部もしくは一部に配置形成することで、余剰な接合材12を半導体チップ11外に排出することが可能となり、接合材12の厚さを適正に保ち冷却性能の低下を抑制することができる。
(実施形態3)
図6は本発明の実施形態3に係る半導体モジュールの構成を示す断面図であり、同図(a)は接合前の各部材の断面図であり、同図(b)は接合後の各部材の断面図である。
この実施形態3において、先の実施形態1,2と異なる点は、実装基材13に形成された凹凸部131や半導体チップ11に形成された凹凸部111を、半導体チップ11や実装基材13とは別体の凹凸部材61として構成したことである。
なお、実装基材13および凹凸部材61の材質、大きさ、配置、ならびに半導体チップ11、凹凸部材61ならびに実装基材13の接合方法は、先の実施形態1の同様である。
凹凸部材61は、例えば実装基材13と同様のCuで形成され、小さいもので1つの大きさが数十から数百マイクロメータ程度である。図6に示す構成では、先の図1に示すと同様の凸部が角錐状に形成された凹凸部材61を介在させて、図1と同様に半導体チップ11と実装基材13とを接合して実装している。
接合後の構成として、凹凸部材61が先の実施形態1と同様の形状である場合に、先の実施形態1と異なる点は、図6(b)に示すように、実装基材13と凹凸部材61との間に接合材12が介在することである。これにより、先の実施形態1に比べて応力集中を抑える効果が高まり、長期信頼性をより一層向上することが可能となる。
なお、実装基材13と凹凸部材61の線膨張係数の差が少ない場合には、互いの材料が拡散し合う直接の接合も可能である。このような場合には、熱抵抗となる接合材12が存在しない部位が生じるので、接合材12の平均厚さが低減し、冷却性能をより一層向上することが可能となる。
図7に凹凸部材61の断面形状の一例を示す。図7において、同図(a)は凸部611の断面が角錐状、同図(b)は凸部612の断面が円形、同図(c)は凸部613の断面が菱形の例を示している。また、図7(d)は凸部614の先端部分の断面が円錐状、同図(e)は凸部615の先端部分の断面が切り妻状の例を示している。
図7に示す断面構造を有する凹凸部材61は、実装基材13に対して図8A(a1),(a2)〜図8B(h1),(h2)に示すような配置が可能である。図8A(a2)〜図8B(h2)は、図8A(a1)〜図8B(h1)の断面図である。図8A(a1),(a2)では、図7(b)に示す断面形状で球体の凸部612が離散的に格子状に配置されている。図8A(b1),(b2)では、図7(b)に示す断面形状で球体の凸部612が離散的に互い違いに格子状に配置されている。図8A(c1),(c2)では、凹凸部材61における高さが異なる三角錐の凸部611が接して格子状に配置されている。図8A(d1),(d2)では、図7(a)に示す四角錐の凸部611が接して格子状に配置されている。
図8B(e1),(e2)では、図7(b)に示す断面形状で円柱状の凸部616が複数並列して配置されている。図8B(f1),(f2)では、図7(b)に示す断面形状で円柱状の凸部616が互い違いに離散的に配置され、図8B(g1),(g2)では、隣り合う列の凸部616が半導体チップ11との近接部の方向が異なるように離散的に配置されている。図8B(h1),(h2)では、図7(b)に示す断面形状で円柱状の凸部616が格子状に配置されている。
なお、図示していないが、図8B(e1),(e2)〜同図(h1),(h2)において、図7(b)に示す断面形状の凸部に代えて、図7(a),(c)〜(e)に示す断面形状の凸部とすることも可能である。
図7(a),(d),(e)に示す断面形状では、線膨張係数の差が最も大きく熱応力が多く発生する半導体チップ11と凹凸部材61の接合面に、凸部頂点が点または線状で接触もしくは近接する構造となる。これにより、応力集中を抑えて熱応力の発生を緩和することが可能となる。また、実装基材13と凹凸部材61との接合面は、面で近接することで接合材12の平均厚さを低減し、冷却性能を向上することが可能となる。
図7(b),(c)に示す断面形状では、凹凸部材61の上下面を共に点または線により接触または近接する構造となる。これにより、図7(a),(d),(e)に示す断面形状に比べて応力集中を更に抑えることが可能となり、長期信頼性をより一層向上することができる。
このような凹凸部材61を製造する場合に、例えば複数の凹凸部材61を任意の配置に整列するためのメス型形状の治具を用いて、実装前に予め凹凸部材61を実装基材13に接合することも可能である。
半導体モジュールの冷却性能は、熱伝達経路の熱抵抗の大きさに左右され、実装基材13に比べて熱伝導率が低い接合材12の薄化で向上する。この実施形態1では、半導体チップ11の電極部と実装基材13の接合面の端部を跨ぐように凹凸部131を有する。これにより、毛細管現象により半導体チップ11下の接合材12が半導体チップ11の外周の凹凸部131まで流れ出し、半導体チップ11下の接合材12の厚さが減少する。また、凸部と半導体チップ11が近接することにより接合材12の平均厚さは低減し、熱抵抗を低減することで冷却性能を向上することが可能となる。
半導体モジュールの長期信頼性は、異種接合部の線膨張係数差および熱応力発生時の応力集中量と各部材の耐力で決まる。この実施形態3では、半導体チップ11と実装基材13が近接する平行面の面積と距離(接合材12の厚さ)で決まるので、平行面の面積の減少および距離の増加により長期信頼性を向上することができる。凹凸部131の凸部は、半導体チップ11に対して傾斜を持つため、半導体チップ11と凸部頂点の近接部の平行面の面積が最少となり、長期信頼性の確保が可能となる。
半導体チップ11と凹凸部131が点状または線状で近接することにより、近接部の平行面の面積が最少となる。さらに、半導体チップ11と凹凸部131は少なくとも1つ以上の点もしくは線状に近接しているため、凹凸部131の凹部における接合材12に必要な最少の厚さが確保されるため、長期信頼性の確保が可能となる。
半導体チップ11ならびに実装基材13とは別体として凹凸部材61を構成することで、応力緩和が可能な層(凹凸部材61)が増加し、更に長期信頼性を向上することが可能となる。
半導体チップ11と凹凸部131の接合部に接合材12を用いずに、互いの材料が拡散し合う直接の接合を用いることで、熱抵抗の高い接合材が介在しない部位が発生するため、接合材の平均厚さが低減し、冷却性能を向上することが可能である。
凹凸部131を、半導体チップ11と実装基材13との接合面における外周の全部もしくは一部に配置形成することで、余剰な接合材12を半導体チップ11外に排出することが可能となり、接合材12の厚さを適正に保ち冷却性能の低下を抑制することができる。
(実施形態4)
図9は本発明の実施形態4に係る半導体モジュールの構成を示す断面図である。
この実施形態4の特徴とするところは、先の実施形態1に対して、半導体チップ11における、実装基材13が接合された側の一方の面(図1では下面)と反対側の面(図1では上面)に電極材91、92を接合したことにある。また、半導体チップ11における、電極材92と接合する側の面に先の実施形態2と同様の凹凸部112を形成したことにある。
半導体チップ11、半導体チップ11の凹凸部112、接合材12、実装基材13、実装基材13の凹凸部131の材質、大きさ、配置、ならびに各部材の接合方法は、先の実施形態1,2と同様である。
電極材91、92は、例えば実装基材13と同様にCuで構成され、電極材91には、先の実施形態1で説明した実装基材13に形成されたのと同様の凹凸部911が形成されている。電極材91、92は、接合材12を介して半導体チップ11に接合される。例えば半導体チップ11にIGBTなどの縦型のトランジスタが形成されている場合には、電極材91にはトランジスタの例えばソース電極が接合され、電極材92にはゲート電極が接合され、ドレイン電極が実装基材13に接合される。
半導体チップ11と実装基材13との接合において、互いの線膨張係数が異なる場合は、実施形態1で採用した構成では、半導体チップ11全体にバイメタル効果により反り応力が発生しやすくなる。このため、半導体チップ11が変形しやすく半導体チップ11の損傷を招きやすくなる。
これに対して、この実施形態4では、図9に示すように半導体チップ11の上面に電極材91、92を接合することで、半導体チップ11の下面を上面と同様の接合状態としている。これにより、上述したような反り応力が相殺され、半導体チップ11の変形を抑えることが可能となる。
また、半導体チップ11に対して実装基材13に加えて電極材91、92を接合している。このため、実施形態1に比べて、熱伝達経路および熱容量が増加し、半導体チップ11の過渡的な発熱に対して熱の拡散と伝達が俊敏に行われ、過渡的な発熱による半導体チップ11の熱破壊を防ぐことが可能となる。
なお、この実施形態4は、半導体チップ11ならびに実装基材13に凹凸部を設けることに代えて、実施形態3で採用したの凹凸部材61を介在させて各部材を接合することも可能である。
半導体モジュールの冷却性能は、熱伝達経路の熱抵抗の大きさに左右され、実装基材13に比べて熱伝導率が低い接合材12の薄化で向上する。この実施形態1では、半導体チップ11の電極部と実装基材13の接合面の端部を跨ぐように凹凸部131を有する。これにより、毛細管現象により半導体チップ11下の接合材12が半導体チップ11の外周の凹凸部131まで流れ出し、半導体チップ11下の接合材12の厚さが減少する。また、凸部と半導体チップ11が近接することにより接合材12の平均厚さは低減し、熱抵抗を低減することで冷却性能を向上することが可能となる。
半導体モジュールの長期信頼性は、異種接合部の線膨張係数差および熱応力発生時の応力集中量と各部材の耐力で決まる。この実施形態4では、半導体チップ11と実装基材13が近接する平行面の面積と距離(接合材12の厚さ)で決まるので、平行面の面積の減少および距離の増加により長期信頼性を向上することができる。凹凸部131の凸部は、半導体チップ11に対して傾斜を持つため、半導体チップ11と凸部頂点の近接部の平行面の面積が最少となり、長期信頼性の確保が可能となる。
半導体チップ11と凹凸部131が点状または線状で近接することにより、近接部の平行面の面積が最少となる。さらに、半導体チップ11と凹凸部131は少なくとも1つ以上の点もしくは線状に近接しているため、凹凸部131の凹部における接合材12の最低厚さが確保されるため、長期信頼性の確保が可能となる。
半導体チップ11と凹凸部131の接合部に接合材12を用いずに、互いの材料が拡散し合う直接の接合を用いることで、熱抵抗の高い接合材が介在しない部位が発生するため、接合材の平均厚さが低減し、冷却性能を向上することが可能である。
凹凸部131を、半導体チップ11と実装基材13との接合面における外周の全部もしくは一部に配置形成することで、余剰な接合材12を半導体チップ11外に排出することが可能となり、接合材12の厚さを適正に保ち冷却性能の低下を抑制することができる。
半導体チップ11の上面に設けられた電極材91、92を、実装基材13と同様の接合形態にすることでバイメタル効果による反り応力を相殺し、半導体チップ11の変形による破壊を抑えることが可能となる。また、半導体チップ11に対して上下両面の接合により、熱伝達経路および熱容量が増加し、半導体チップ11の過渡的な発熱に対して熱の拡散と伝達を俊敏に行うことが可能となる。これにより、過渡的な発熱による半導体チップ11の熱破壊を防ぐことが可能となる。
半導体チップ11の上面に複数の電極材が接合された半導体チップ11において、半導体チップ11の上面に有するすべての電極部を下面と同様の構造にすることで、更にバイメタル効果による反り応力の相殺効果が増大して、反り応力の発生を極力少なくすることができる。これにより、上面に2極以上の電極部を有する半導体チップ11において、半導体チップ11の変形による破壊を抑制することが可能となる。
11…半導体チップ
12…接合材
13…実装基材
61…凹凸部材
91,92…電極材
111,112,131,131−1,131−2,911…凹凸部
611〜616,1311〜1314…凸部

Claims (8)

  1. 接合部材を介して実装基材に半導体チップが実装された半導体モジュールにおいて、
    前記実装基材における前記半導体チップと接合する側の面と前記半導体チップにおける前記実装基材と接合する側の面の一方または双方に凹凸が形成され、前記凹凸は、前記半導体チップと前記実装基材とが接合された際に、前記半導体チップの電極部と前記実装基材との接合面の端部を跨ぐように配置され、前記実装基材と前記半導体チップとは、前記凹凸の凸部頂点で最も近接している
    ことを特徴とする半導体モジュール。
  2. 前記半導体チップにおける、前記実装基材が接合される面と反対の面に電極材が電気的に接合され、前記電極材における前記半導体チップと接合する側の面と前記半導体チップにおける前記電極材と接合する側の面の一方または双方に凹凸が形成され、前記凹凸は、前記半導体チップと前記電極材とが接合された際に、前記半導体チップの電極部と前記電極材との接合面の端部を跨ぐように配置され、前記電極材と前記半導体チップとは、前記凹凸の凸部頂点で最も近接している
    ことを特徴とする請求項1に記載の半導体モジュール。
  3. 接合部材を介して実装基材に半導体チップが実装された半導体モジュールにおいて、
    前記実装基材と前記半導体チップとの間に凹凸部材を有し、前記凹凸部材は、前記凹凸部材を介在させて前記半導体チップと前記実装基材とが接合された際に、前記半導体チップの電極部と前記実装基材との接合面の端部を跨ぐように配置され、前記凹凸部材と前記半導体チップとは、前記凹凸部材の凸部頂点で最も近接している
    ことを特徴とする半導体モジュール。
  4. 前記半導体チップにおける、前記実装基材が接合される面と反対の面に電極材が電気的に接合され、前記電極材と前記半導体チップとの間に凹凸部材を有し、前記凹凸部材は、前記凹凸部材を介在させて前記半導体チップと前記電極材とが接合された際に、前記半導体チップの電極部と前記電極材との接合面の端部を跨ぐように配置され、前記凹凸部材と前記半導体チップとは、前記凹凸部材の凸部頂点で最も近接している
    ことを特徴とする請求項3に記載の半導体モジュール。
  5. 前記凹凸または前記凹凸部材は、前記半導体チップと前記実装基材または電極材との接合面に対して傾斜を有する形状である
    ことを特徴とする請求項1〜4の何れか1項に記載の半導体モジュール。
  6. 前記凹凸または前記凹凸部材の凸部頂点は、少なくとも1以上の点または線状に近接している
    ことを特徴とする請求項1〜5の何れか1項に記載の半導体モジュール。
  7. 前記半導体チップと前記実装基材または前記凹凸部材もしくは前記電極材は、前記接合材または直接接合により接合されている
    ことを特徴とする請求項1〜6の何れか1項に記載の半導体モジュール。
  8. 前記凹凸または前記凹凸部材は、前記半導体チップと前記実装基材または前記電極材との接合面における外周の全部または一部に配置形成されている
    ことを特徴とする請求項1〜7の何れか1項に記載の半導体モジュール。
JP2011139170A 2011-06-23 2011-06-23 半導体モジュール Active JP5830958B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011139170A JP5830958B2 (ja) 2011-06-23 2011-06-23 半導体モジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011139170A JP5830958B2 (ja) 2011-06-23 2011-06-23 半導体モジュール

Publications (2)

Publication Number Publication Date
JP2013008771A true JP2013008771A (ja) 2013-01-10
JP5830958B2 JP5830958B2 (ja) 2015-12-09

Family

ID=47675887

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011139170A Active JP5830958B2 (ja) 2011-06-23 2011-06-23 半導体モジュール

Country Status (1)

Country Link
JP (1) JP5830958B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015060916A (ja) * 2013-09-18 2015-03-30 セイコーインスツル株式会社 半導体装置
JP2020102493A (ja) * 2018-12-20 2020-07-02 京セラ株式会社 配線基板および実装構造体

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59125833U (ja) * 1983-02-09 1984-08-24 日本電気ホームエレクトロニクス株式会社 半導体装置
JPS6196542U (ja) * 1984-11-29 1986-06-21
JP2002083917A (ja) * 2000-06-28 2002-03-22 Noge Denki Kogyo:Kk 表面に突起を有するリードフレーム、リードフレームの製造方法、半導体装置、および、半導体装置の製造方法
JP2002299495A (ja) * 2001-03-30 2002-10-11 Fuji Electric Co Ltd 半導体回路基板
JP2003168694A (ja) * 2001-12-03 2003-06-13 Mitsubishi Electric Corp 半導体パッケージ
JP2004047800A (ja) * 2002-07-12 2004-02-12 Toyota Industries Corp 接続部材及び接続構造
JP2006294882A (ja) * 2005-04-12 2006-10-26 Fuji Electric Holdings Co Ltd 半導体装置
JP2006302940A (ja) * 2005-04-15 2006-11-02 Seiko Instruments Inc 半導体装置
JP2006344841A (ja) * 2005-06-10 2006-12-21 Mitsubishi Electric Corp パワー半導体モジュール
JP2008282834A (ja) * 2007-05-08 2008-11-20 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59125833U (ja) * 1983-02-09 1984-08-24 日本電気ホームエレクトロニクス株式会社 半導体装置
JPS6196542U (ja) * 1984-11-29 1986-06-21
JP2002083917A (ja) * 2000-06-28 2002-03-22 Noge Denki Kogyo:Kk 表面に突起を有するリードフレーム、リードフレームの製造方法、半導体装置、および、半導体装置の製造方法
JP2002299495A (ja) * 2001-03-30 2002-10-11 Fuji Electric Co Ltd 半導体回路基板
JP2003168694A (ja) * 2001-12-03 2003-06-13 Mitsubishi Electric Corp 半導体パッケージ
JP2004047800A (ja) * 2002-07-12 2004-02-12 Toyota Industries Corp 接続部材及び接続構造
JP2006294882A (ja) * 2005-04-12 2006-10-26 Fuji Electric Holdings Co Ltd 半導体装置
JP2006302940A (ja) * 2005-04-15 2006-11-02 Seiko Instruments Inc 半導体装置
JP2006344841A (ja) * 2005-06-10 2006-12-21 Mitsubishi Electric Corp パワー半導体モジュール
JP2008282834A (ja) * 2007-05-08 2008-11-20 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015060916A (ja) * 2013-09-18 2015-03-30 セイコーインスツル株式会社 半導体装置
JP2020102493A (ja) * 2018-12-20 2020-07-02 京セラ株式会社 配線基板および実装構造体

Also Published As

Publication number Publication date
JP5830958B2 (ja) 2015-12-09

Similar Documents

Publication Publication Date Title
US20090139704A1 (en) Heat sink device
JP5542567B2 (ja) 半導体装置
WO2012157584A1 (ja) 半導体装置とその製造方法
US9077138B2 (en) Semiconductor laser device
JP2012033559A (ja) 半導体装置
US20110221076A1 (en) Semiconductor device
JP5538653B2 (ja) ヒートシンクおよび当該ヒートシンクを備えた半導体装置
JPWO2017130512A1 (ja) パワーモジュール
US20060220213A1 (en) Semiconductor device
JP6366723B2 (ja) 半導体装置およびその製造方法
JP6102676B2 (ja) 半導体装置
US11244880B2 (en) Semiconductor device
US11881444B2 (en) Semiconductor device
US10937937B2 (en) Optical semiconductor element
JP2019161108A (ja) 発光装置、発光素子、及び、発光素子の製造方法
JP5830958B2 (ja) 半導体モジュール
JP4458028B2 (ja) 半導体装置
JPH11265976A (ja) パワー半導体モジュールおよびその製造方法
JP6834815B2 (ja) 半導体モジュール
JP2007227762A (ja) 半導体装置及びこれを備えた半導体モジュール
JP4645276B2 (ja) 半導体装置
CN111293095A (zh) 半导体装置及其制造方法
JP2012124247A (ja) 接合具、半導体装置の製造方法および半導体装置
JPWO2019135284A1 (ja) 半導体装置
JP2020136293A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140423

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150305

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150929

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151012

R151 Written notification of patent or utility model registration

Ref document number: 5830958

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151