JPS63150966A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- JPS63150966A JPS63150966A JP61296896A JP29689686A JPS63150966A JP S63150966 A JPS63150966 A JP S63150966A JP 61296896 A JP61296896 A JP 61296896A JP 29689686 A JP29689686 A JP 29689686A JP S63150966 A JPS63150966 A JP S63150966A
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- 230000005669 field effect Effects 0.000 title claims abstract description 35
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229920000742 Cotton Polymers 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は単一の素子領域に形成され複数のゲート電極を
存する電界効果型トランジスタに関するものである。
存する電界効果型トランジスタに関するものである。
B6発明の概要
本発明は、単一の素子領域に形成され複数のゲート電極
を有する電界効果型トランジスタにおいて、そのゲート
電極の少なくとも2つを直列に接続することにより、ゲ
ート電極による信号の遅延を形成して回路に必要とされ
る電流のピークを低減するものである。
を有する電界効果型トランジスタにおいて、そのゲート
電極の少なくとも2つを直列に接続することにより、ゲ
ート電極による信号の遅延を形成して回路に必要とされ
る電流のピークを低減するものである。
C8従来の技術
例えばDRAM等のメモリ装置においては、その記憶す
るデータのりフレッシュの際にセンスアンプが駆動され
ている。
るデータのりフレッシュの際にセンスアンプが駆動され
ている。
第6図は、このようなメモリ装置に用いられるセンスア
ンプの一例とその駆動用トランジスタ回路を示しており
、これらは0MO3構成となっている。まず、センスア
ンプはビット41L1.BL2を介してメモリセルと接
続されており、メモリセルはワード線WLがゲートとな
るトランスファゲートQ4とデータを記憶するための容
量MCから構成されている。そして、センスアンプは、
上記ビット線BL2.BLIにそれぞれゲートが接続す
るPMO3I−ランジスタQ5及びNMOSトランジス
タQ6.PMOSトランジスタQ7及びNMO3)ラン
ジスタQ8により構成されており、上記PMO3)ラン
ジスタ若しくはNMOSトランジスタには共通接続され
たソースにそれぞれ駆動用の信号ΦSAP若しくはΦS
ANが供給される。
ンプの一例とその駆動用トランジスタ回路を示しており
、これらは0MO3構成となっている。まず、センスア
ンプはビット41L1.BL2を介してメモリセルと接
続されており、メモリセルはワード線WLがゲートとな
るトランスファゲートQ4とデータを記憶するための容
量MCから構成されている。そして、センスアンプは、
上記ビット線BL2.BLIにそれぞれゲートが接続す
るPMO3I−ランジスタQ5及びNMOSトランジス
タQ6.PMOSトランジスタQ7及びNMO3)ラン
ジスタQ8により構成されており、上記PMO3)ラン
ジスタ若しくはNMOSトランジスタには共通接続され
たソースにそれぞれ駆動用の信号ΦSAP若しくはΦS
ANが供給される。
これら駆動用の信号ΦSAP若しくはφSANは、それ
ぞれ信号φRESとΦSAにより制御されるセンスアン
プの駆動用トランジスタQ1とQ3のドレインよりそれ
ぞれ取り出されるものであり、ここで駆動用トランジス
タ回路は電源電圧と接地との間で直列接続されたトラン
ジスタQ1.Q2゜Q3によって構成されている。なお
、トランジスタQ2はリセット用トランジスタであり、
ゲートにΦEQ(イコライズ信号)が供給される。
ぞれ信号φRESとΦSAにより制御されるセンスアン
プの駆動用トランジスタQ1とQ3のドレインよりそれ
ぞれ取り出されるものであり、ここで駆動用トランジス
タ回路は電源電圧と接地との間で直列接続されたトラン
ジスタQ1.Q2゜Q3によって構成されている。なお
、トランジスタQ2はリセット用トランジスタであり、
ゲートにΦEQ(イコライズ信号)が供給される。
このような構成からなるセンスアンプの駆動用トランジ
スタは、センスアンプの接続する数に応じてその寸法が
設定され、例えば駆動させるセンスアンプの数を100
0個程度とし、それぞれ上記駆動用トランジスタQl、
Q3のゲート長りをそれぞれ1.4μm、1.2μmと
すると、ゲート幅Wはそれぞれ4000μm、1500
μm程度になる。
スタは、センスアンプの接続する数に応じてその寸法が
設定され、例えば駆動させるセンスアンプの数を100
0個程度とし、それぞれ上記駆動用トランジスタQl、
Q3のゲート長りをそれぞれ1.4μm、1.2μmと
すると、ゲート幅Wはそれぞれ4000μm、1500
μm程度になる。
そして、従来、このような大きな寸法のトランジスタを
形成する場合には、例えば第7図に示すようにソース領
域72とドレインiJ域73とからなる素子領域70上
に櫛状のゲート電極7エを形成していた。すなわち、大
きなゲート幅Wに対応して長いゲート工種を形成するの
ではなく、トランジスタの増幅動作を高速に行うために
櫛歯に該当するような分割ゲート電極71aの先端部ま
での距離を短くして全部の分割ゲート電極71aを一度
に駆動できるようにしていた。
形成する場合には、例えば第7図に示すようにソース領
域72とドレインiJ域73とからなる素子領域70上
に櫛状のゲート電極7エを形成していた。すなわち、大
きなゲート幅Wに対応して長いゲート工種を形成するの
ではなく、トランジスタの増幅動作を高速に行うために
櫛歯に該当するような分割ゲート電極71aの先端部ま
での距離を短くして全部の分割ゲート電極71aを一度
に駆動できるようにしていた。
D2発明が解決しようとする問題点
しかしながら、例えばDRAM等のメモリ’ATLの大
容量化が進むことによって、そのリフレッシュの制約は
256 kbitで256回/4ms、IMbitで5
12回/8m34Mbitで1024回/16m5とな
り、1回のサイクルで動作するセンスアンプの数は、2
56 kbitで1024個、4Mbitで4096個
となって、大容量化によって同時に駆動されるセンスア
ンプの数は増大する。
容量化が進むことによって、そのリフレッシュの制約は
256 kbitで256回/4ms、IMbitで5
12回/8m34Mbitで1024回/16m5とな
り、1回のサイクルで動作するセンスアンプの数は、2
56 kbitで1024個、4Mbitで4096個
となって、大容量化によって同時に駆動されるセンスア
ンプの数は増大する。
このため、ビット綿容量のスケーリングを考慮しても、
センスアンプのセンシング・リストア時に流れる充放電
電流は大容量化に従って増大し、例えば4 Mbit
D RA Mの場合にはそのピーク電流が200mAに
も達することになる。第8図はセンスアンプの動作(Φ
SANの電位変化に対応する。
センスアンプのセンシング・リストア時に流れる充放電
電流は大容量化に従って増大し、例えば4 Mbit
D RA Mの場合にはそのピーク電流が200mAに
も達することになる。第8図はセンスアンプの動作(Φ
SANの電位変化に対応する。
)と接地線の電流波形を図示したものであり、ΦSAN
の立ち下がりの時間によって、接地線の電流I (νs
s)が急峻なピークを有していることが分かる。このよ
うに充放電電流が増大し集中したときには、配線やリー
ドフレームのインダクタンスによって電a電圧線のノイ
ズとなって表出することになり、動作マージンの低下を
もたらすことになる。
の立ち下がりの時間によって、接地線の電流I (νs
s)が急峻なピークを有していることが分かる。このよ
うに充放電電流が増大し集中したときには、配線やリー
ドフレームのインダクタンスによって電a電圧線のノイ
ズとなって表出することになり、動作マージンの低下を
もたらすことになる。
このような弊害の対策としては、まず、メモリセルをブ
ロック分割して各ブロック毎にセンスアンプの動作のタ
イミングをずらす手段がある。しかし、その結果アクセ
スタイムが増大することになり、動作が複雑になる他、
読み出しのタイミング等が揃わないなどの問題を生ずる
ことになる。
ロック分割して各ブロック毎にセンスアンプの動作のタ
イミングをずらす手段がある。しかし、その結果アクセ
スタイムが増大することになり、動作が複雑になる他、
読み出しのタイミング等が揃わないなどの問題を生ずる
ことになる。
また、他の対策としては、センスアンプを駆動するトラ
ンジスタを幾つかに分割し、それぞれ異なるクロフクに
よりコントロールする手段がある。
ンジスタを幾つかに分割し、それぞれ異なるクロフクに
よりコントロールする手段がある。
しかし、多数に分割したときには、それだけ多数のクロ
ックを必要とすることになり、余分な付加回路を設ける
必要があり、さらにそれらの設計も容易ならないものが
ある。
ックを必要とすることになり、余分な付加回路を設ける
必要があり、さらにそれらの設計も容易ならないものが
ある。
そこで、本発明は上述の問題点に鑑み、メモリ装置の大
容量化の中で電流のピークを低減し、ノイズ等の弊害を
抑制するような電界効果型トランジスタの提供を目的と
する。
容量化の中で電流のピークを低減し、ノイズ等の弊害を
抑制するような電界効果型トランジスタの提供を目的と
する。
E1問題点を解決するための手段
本発明は、単一の素子領域に形成され複数のゲート工種
を有する電界効果型トランジスタにおいて、上記ゲート
工種の少なくとも2つが直列に接続されていることを特
徴とする電界効果型トランジスタにより上述の問題点を
解決する。
を有する電界効果型トランジスタにおいて、上記ゲート
工種の少なくとも2つが直列に接続されていることを特
徴とする電界効果型トランジスタにより上述の問題点を
解決する。
即ち、例えばDRAM等のメモリ装置における上述のよ
うな問題点を解決するためには、単一の素子領域に形成
され複数のゲート電極を有する電界効果型トランジスタ
において、上記ゲート電極の少なくとも2つが直列に接
続されていることを特徴とする電界効果型トランジスタ
をメモリ装置のセンスアンプの駆動用トランジスタとし
て配すれば良いことになる。
うな問題点を解決するためには、単一の素子領域に形成
され複数のゲート電極を有する電界効果型トランジスタ
において、上記ゲート電極の少なくとも2つが直列に接
続されていることを特徴とする電界効果型トランジスタ
をメモリ装置のセンスアンプの駆動用トランジスタとし
て配すれば良いことになる。
F8作用
複数のゲート電極のうち少なくとも2つを直列に配する
ことで、ゲート電極自体でのRC遅延が顕著になり、こ
のためスイッチング動作がゆっくりなものとなる。した
がって、当該電界効果型トランジスタを例えばメモリ装
置のセンスアンプの駆動用トランジスタに適用したとき
には、ピーク電流を低減してノイズの抑制を実現できる
。
ことで、ゲート電極自体でのRC遅延が顕著になり、こ
のためスイッチング動作がゆっくりなものとなる。した
がって、当該電界効果型トランジスタを例えばメモリ装
置のセンスアンプの駆動用トランジスタに適用したとき
には、ピーク電流を低減してノイズの抑制を実現できる
。
G、実施例
本発明の好適な実施例を図面を参照しながら説明する。
第1の実施例
本実施例の電界効果型トランジスタは、−例として第1
図に示すような構造を有する。即ち、第1図に示すよう
に、距離7!1×距離12で示された単一の素子領域A
が基板B上に形成されており、この単一の素子領域Aに
は、複数(図示の例では3つ)のソース領域11と複数
(図示の例では2つ)のドレイン領域12とが形成され
ている。これら複数のソース領域11とドレイン領域1
2は、それぞれ図中W方向を長手方向とした細長い領域
となっており、これらソース領域11とドレイン領域1
2が図中り方向に沿って交互に配列されている。
図に示すような構造を有する。即ち、第1図に示すよう
に、距離7!1×距離12で示された単一の素子領域A
が基板B上に形成されており、この単一の素子領域Aに
は、複数(図示の例では3つ)のソース領域11と複数
(図示の例では2つ)のドレイン領域12とが形成され
ている。これら複数のソース領域11とドレイン領域1
2は、それぞれ図中W方向を長手方向とした細長い領域
となっており、これらソース領域11とドレイン領域1
2が図中り方向に沿って交互に配列されている。
そして、このような単一の素子領域A上には、複数(図
示の例では4つ)のゲート電極G1〜G4が配されてお
り、これらゲート電極G1〜G4はゲート電極接続部C
1〜C3によってそれぞれ直列に接続されている。すな
わち、ゲート電極G1とゲート電極G2を接続するよう
にゲート電極接続部CIが形成され、ゲート電極G2と
ゲート電極G3を接続するようにゲート電極接続部C2
が形成され、ゲート電極G3とゲート電極G4を接続す
るようにゲート電極接続部C3が形成されている。ここ
でゲート電極G1〜G4はチャンネル幅方向である図中
W方向を長手方向として形成されており、ゲート電極接
続部01〜C3はチャンネル長方向である図中り方間を
長手方向として形成されている。また、ゲート電極G1
の接続部C1と接続しない端部には、例えばΦRESや
ΦSA等の信号を供給するための信号線SLが接続して
いる。これらゲー)電iG 1−04はそれぞれゲート
長が寸法Loとされ、ゲート幅が寸法WOとされている
。そして、各ゲート電極G1〜G4は上記ソース領域1
1と上記ドレイン領域12の間のチャンネル領域上にあ
って、そのチャンネル領域に形成されるチャンネルの制
御を行う機能を存しているが、特に本実施例の電界効果
型トランジスタにおいては、当該各ゲート電界効果型G
1〜G4は直列に接続されてお勾、このため当該ゲート
電極全体のRC遅延は大きなものとなり、後述するよう
にピーク電流を有効に防止することができる。
示の例では4つ)のゲート電極G1〜G4が配されてお
り、これらゲート電極G1〜G4はゲート電極接続部C
1〜C3によってそれぞれ直列に接続されている。すな
わち、ゲート電極G1とゲート電極G2を接続するよう
にゲート電極接続部CIが形成され、ゲート電極G2と
ゲート電極G3を接続するようにゲート電極接続部C2
が形成され、ゲート電極G3とゲート電極G4を接続す
るようにゲート電極接続部C3が形成されている。ここ
でゲート電極G1〜G4はチャンネル幅方向である図中
W方向を長手方向として形成されており、ゲート電極接
続部01〜C3はチャンネル長方向である図中り方間を
長手方向として形成されている。また、ゲート電極G1
の接続部C1と接続しない端部には、例えばΦRESや
ΦSA等の信号を供給するための信号線SLが接続して
いる。これらゲー)電iG 1−04はそれぞれゲート
長が寸法Loとされ、ゲート幅が寸法WOとされている
。そして、各ゲート電極G1〜G4は上記ソース領域1
1と上記ドレイン領域12の間のチャンネル領域上にあ
って、そのチャンネル領域に形成されるチャンネルの制
御を行う機能を存しているが、特に本実施例の電界効果
型トランジスタにおいては、当該各ゲート電界効果型G
1〜G4は直列に接続されてお勾、このため当該ゲート
電極全体のRC遅延は大きなものとなり、後述するよう
にピーク電流を有効に防止することができる。
このような構造を有する本実施例の電界効果型トランジ
スタは、そのゲート電極G1−G4のRC遅延からゲー
ト各部の電位が徐々に電位上昇するように動作する。第
2図は、本実施例の電界効果型トランジスタのゲートW
極接続部01〜C3及び信号線SLの電圧と時間の関係
を示しており、縦軸に電位(■)、横軸に時間(nse
c、)をとっている。第2図中、曲線SLは信号線SL
の電位を、曲線CIはゲート電極接続部C1の電位を、
曲線C2はゲート電極接続部C2の電位を、曲線C3は
ゲート電極接続部C3の電位をそれぞれ示している。な
お、当該電界効果型トランジスタのゲート幅WOは10
0μm、ゲート長Loは1.2μm。
スタは、そのゲート電極G1−G4のRC遅延からゲー
ト各部の電位が徐々に電位上昇するように動作する。第
2図は、本実施例の電界効果型トランジスタのゲートW
極接続部01〜C3及び信号線SLの電圧と時間の関係
を示しており、縦軸に電位(■)、横軸に時間(nse
c、)をとっている。第2図中、曲線SLは信号線SL
の電位を、曲線CIはゲート電極接続部C1の電位を、
曲線C2はゲート電極接続部C2の電位を、曲線C3は
ゲート電極接続部C3の電位をそれぞれ示している。な
お、当該電界効果型トランジスタのゲート幅WOは10
0μm、ゲート長Loは1.2μm。
ゲート酸化膜の厚みtoxは200人の各個である。
この第2図の各曲線SL、C1〜C3を比較してみると
、曲線SLは略5nsecで立ち上がりを完了している
が、曲%iC1,曲vAC2,曲線C3の順で徐々に電
位上昇が遅延しているのが分かる。
、曲線SLは略5nsecで立ち上がりを完了している
が、曲%iC1,曲vAC2,曲線C3の順で徐々に電
位上昇が遅延しているのが分かる。
これは、本実施例のように複数のゲート電極を直列に接
続したときには、各ゲート電極G1〜G4の電位が一斉
に上昇するのではなく、電荷の流入経路が長いほどRC
遅延量が大きくなるからである。従って、本実施例の電
界効果型トランジスタの動作は入力信号が急峻な立ち上
がりを示しても、ゲートが徐々に電位上昇することにな
り、このため当8界効果型トランジスタを駆動用トラン
ジスタとして用いた場合には、電流のピークを大きいも
のとせずに駆動できることになる。
続したときには、各ゲート電極G1〜G4の電位が一斉
に上昇するのではなく、電荷の流入経路が長いほどRC
遅延量が大きくなるからである。従って、本実施例の電
界効果型トランジスタの動作は入力信号が急峻な立ち上
がりを示しても、ゲートが徐々に電位上昇することにな
り、このため当8界効果型トランジスタを駆動用トラン
ジスタとして用いた場合には、電流のピークを大きいも
のとせずに駆動できることになる。
このように複数のゲート電極を直列に配した構造とする
ことにより、本実施例の電界効果型トランジスタはゲー
ト電極が徐々に電位上昇若しくは電位下降することなり
、その動作はゆっくりとしたものになる。ここで第3図
は第8図と対比される図面であり、本実施例の電界効果
型トランジスタをセンスアンプの駆動用トランジスタ(
第6図のトランジスタQl、Q3に3g当する。)とし
て用い、センスアンプに信号φSANを送って動作させ
たとき接地線の電流値1 (Vss)の時間に対する変
化を示している。この第3図からも明らかなように、信
号ΦSANは本実施例を適用した駆動用トランジスタの
ゲート電極のRCの遅延によってゆるやかに立ち下がっ
て行き、その結果、接地線の電流値! (Vss)のピ
ークを著しく小さく抑えるこことができ、これは従来の
電流値(第8図参照)と比較しても1/3程度になって
いることがわかる。
ことにより、本実施例の電界効果型トランジスタはゲー
ト電極が徐々に電位上昇若しくは電位下降することなり
、その動作はゆっくりとしたものになる。ここで第3図
は第8図と対比される図面であり、本実施例の電界効果
型トランジスタをセンスアンプの駆動用トランジスタ(
第6図のトランジスタQl、Q3に3g当する。)とし
て用い、センスアンプに信号φSANを送って動作させ
たとき接地線の電流値1 (Vss)の時間に対する変
化を示している。この第3図からも明らかなように、信
号ΦSANは本実施例を適用した駆動用トランジスタの
ゲート電極のRCの遅延によってゆるやかに立ち下がっ
て行き、その結果、接地線の電流値! (Vss)のピ
ークを著しく小さく抑えるこことができ、これは従来の
電流値(第8図参照)と比較しても1/3程度になって
いることがわかる。
このように、本実施例の電界効果型トランジスタを例え
ばメモリ装置に適用することにより、その電流のピーク
を低減することができるため、センスアンプの集中駆動
に起因するta線や接地線へのノイズを緩和することが
でき、動作マージンを高めることができる。
ばメモリ装置に適用することにより、その電流のピーク
を低減することができるため、センスアンプの集中駆動
に起因するta線や接地線へのノイズを緩和することが
でき、動作マージンを高めることができる。
そして、ここでその構造についてもう一度検討してみる
と、本実施例は複数のゲート電極を直列に接続してなる
ものであって、特にプロ、り分割するものでもなく、ま
た、駆動するためのクロックを複数設けるものでもない
。したがって、これら複雑な機構を必要とするものと同
等の効果を上述の構成のみによって得ることができ、製
品のコストダウン等を図ることが可能である。
と、本実施例は複数のゲート電極を直列に接続してなる
ものであって、特にプロ、り分割するものでもなく、ま
た、駆動するためのクロックを複数設けるものでもない
。したがって、これら複雑な機構を必要とするものと同
等の効果を上述の構成のみによって得ることができ、製
品のコストダウン等を図ることが可能である。
なお、上述の第1の実施例においては、ゲート電極はG
1−G4の4つとしたが複数であって少なくとも2つが
直列接続されるものであれば限定されるものではない。
1−G4の4つとしたが複数であって少なくとも2つが
直列接続されるものであれば限定されるものではない。
また、本実施例は上述のゲート電極の構造によってRC
遅延を有用するものであるから、ゲート電極の材料を信
号線SL側と終端部とで変化させ、RCによる時定数の
調整を行うようにしても良い。また、ゲート電極がポリ
シリコンであるときには導入する不純物の量を変化させ
るようにしても良い。さらに上述の実施例ではゲー)W
極G1〜G4を全て同じチャンネル長Loとしたが、こ
れは限定されるものでなくチャンネル長を各ゲート電極
で変えるようにしても良い。
遅延を有用するものであるから、ゲート電極の材料を信
号線SL側と終端部とで変化させ、RCによる時定数の
調整を行うようにしても良い。また、ゲート電極がポリ
シリコンであるときには導入する不純物の量を変化させ
るようにしても良い。さらに上述の実施例ではゲー)W
極G1〜G4を全て同じチャンネル長Loとしたが、こ
れは限定されるものでなくチャンネル長を各ゲート電極
で変えるようにしても良い。
第2の実施例
第2の実施例の電界効果型トランジスタは、第4図に示
すように、上述の第1の実施例の電界効果型トランジス
タはそのゲート電極の接続の仕方が異なっている。
すように、上述の第1の実施例の電界効果型トランジス
タはそのゲート電極の接続の仕方が異なっている。
即ち、本実施例の電界効果型トランジスタは、第4図に
示すように、素子領域A上には複数(図示の例では5つ
)のゲート電極G1〜G5がソース領域41とドレイン
?il域42の間の領域に配される構造とされ、それら
はゲート電極接続部C1〜C4によって直列となるよう
に接続されている。
示すように、素子領域A上には複数(図示の例では5つ
)のゲート電極G1〜G5がソース領域41とドレイン
?il域42の間の領域に配される構造とされ、それら
はゲート電極接続部C1〜C4によって直列となるよう
に接続されている。
ところが、本実施例では、さらに所定のA1配線等を用
いた遅延調整配線層40a、40bが形成されており、
これら遅延調整配線層40a、40bを用いてRC遅延
のタイミングを制御することができる。この第4図に示
す例では、ゲート電極接続部C3とゲート電極G5をコ
ンタクト部43を介して接続する遅延調整配線層40a
が形成され、ゲート電極接続部C2とゲート電極接続部
C4をコンタクト部43を介して接続する遅延調整配線
1’140bが形成されている。
いた遅延調整配線層40a、40bが形成されており、
これら遅延調整配線層40a、40bを用いてRC遅延
のタイミングを制御することができる。この第4図に示
す例では、ゲート電極接続部C3とゲート電極G5をコ
ンタクト部43を介して接続する遅延調整配線層40a
が形成され、ゲート電極接続部C2とゲート電極接続部
C4をコンタクト部43を介して接続する遅延調整配線
1’140bが形成されている。
このような遅延調整配線層40a、40bを形成するこ
とによって、第2図の曲!IsLのタイミングでチャン
ネル幅W=100μm分、曲線C1のタイミングでチャ
ンネル幅W=100μm分、曲線C2のタイミングでチ
ャンネル幅W=300μm分のトランジスタをそれぞれ
動作させるように駆動できる。また、これに限定されず
他の遅延調整配線層を形成することにより、他の調整パ
ターンでの遅延調整が可能である。
とによって、第2図の曲!IsLのタイミングでチャン
ネル幅W=100μm分、曲線C1のタイミングでチャ
ンネル幅W=100μm分、曲線C2のタイミングでチ
ャンネル幅W=300μm分のトランジスタをそれぞれ
動作させるように駆動できる。また、これに限定されず
他の遅延調整配線層を形成することにより、他の調整パ
ターンでの遅延調整が可能である。
第3の実施例
第3の実施例は、上述の第1及び第2の実施例とは異な
り、その複数形成されたゲート電極のゲート幅がゲート
によって異なる例である。
り、その複数形成されたゲート電極のゲート幅がゲート
によって異なる例である。
すなわち、第5図に示すように、本実施例の電界効果型
トランジスタは、略し字状の単一の素子領域Cを有して
なり、その素子領域C上にはゲート電極接続部C1によ
り接続され長さWoに亘るゲート電極Gl、G2と、チ
ャンネル長方向であるL方向に長く延在されたゲート電
極接続部C2から櫛歯状に配置され長さWlに亘るゲー
ト電極g1〜g3が形成されている。なお、ソース領域
51、ドレイン領域52も形成されている。
トランジスタは、略し字状の単一の素子領域Cを有して
なり、その素子領域C上にはゲート電極接続部C1によ
り接続され長さWoに亘るゲート電極Gl、G2と、チ
ャンネル長方向であるL方向に長く延在されたゲート電
極接続部C2から櫛歯状に配置され長さWlに亘るゲー
ト電極g1〜g3が形成されている。なお、ソース領域
51、ドレイン領域52も形成されている。
このように全てのゲー斗電極のゲート幅を一定にする必
要はなく、第5図に示すように、WoとWlの二種類の
ゲート幅を有するようにゲート電極を設けても良い。ま
た、二種類以上でも良いことは勿論である。さらに、全
てのゲート電極を直列に接続する必要はなく、ゲート電
極g1〜g3のように一部を従来例(第7図参照)のよ
うに接続しても良い。なお、この第3の実施例において
、ゲート電極の数は複数であって特に限定されるもので
はない。また、遅延調整配線層を設けることもできる。
要はなく、第5図に示すように、WoとWlの二種類の
ゲート幅を有するようにゲート電極を設けても良い。ま
た、二種類以上でも良いことは勿論である。さらに、全
てのゲート電極を直列に接続する必要はなく、ゲート電
極g1〜g3のように一部を従来例(第7図参照)のよ
うに接続しても良い。なお、この第3の実施例において
、ゲート電極の数は複数であって特に限定されるもので
はない。また、遅延調整配線層を設けることもできる。
このような第3の実施例によってもRC遅延量を所要の
ものに制御することができ、メモリ装置においてはピー
ク電流を抑えてノイズを低減することができる。
ものに制御することができ、メモリ装置においてはピー
ク電流を抑えてノイズを低減することができる。
H1発明の効果
本発明の電界効果型トランジスタは、少なくとも2つの
ゲート電極が直列に接続されてなるため、所望のゲート
電極自体でのRC遅延を得ることができ、これを用いる
ことにより、ピーク電流を低減してノイズの発生を有効
に抑えることができる。
ゲート電極が直列に接続されてなるため、所望のゲート
電極自体でのRC遅延を得ることができ、これを用いる
ことにより、ピーク電流を低減してノイズの発生を有効
に抑えることができる。
また、そのノイズの発生の抑制は、本発明の電界効果型
トランジスタを用いることによって可能であるが、その
構成はゲート電極の構造にあり、したがって、著しく複
雑な機構を必要とするものでもなく、製品コストのダウ
ンを図ることも実現されよう。
トランジスタを用いることによって可能であるが、その
構成はゲート電極の構造にあり、したがって、著しく複
雑な機構を必要とするものでもなく、製品コストのダウ
ンを図ることも実現されよう。
第1図は本発明の電界効果型トランジスタの一例を示す
平面図、第2図はその動作を説明するためにゲート電極
接続部等の電圧と時間の関係を示す特性図、第3図は本
発明の電界効果型トランジスタをメモリ装置に適用した
ときの信号φSANと接地線の電流値1 (Vss)の
関係を示す波形図である。また、第4図は本発明の第2
の実施例にかかる電界効果型トランジスタの一例の平面
図、第5図は本発明の第3の実施例にかかる電界効果型
トランジスタの一例の平面図である。 また、第6図は0MO3構成のセンスアンプ及びその駆
動用トランジスタ等を示す回路図、第7図は従来の電界
効果型トランジスタの一例を示す平面図、第8図はその
問題点を説明するだめの信号ΦSANと接地線の電流値
1 (Vss)の関係を示す波形図である。 01〜G5・・・ゲート電極 A、 C・・・素子領域 C1−C4・・・ゲート電極接続部 11.41・・・ソース領域 12.42・・・ドレイン令頁域 40a、40b・・・遅延調整配線層 LO・・・チャンネル長 wo、wl・・・チャンネル幅 木発呵め霞界交ηヌLVl−ウンジスタ刀−例第1図 晴晋 第2図 第3図 第4図 第5図 第6図 従来例 第7図 咋Fi’l (ns) 第8図 子糸hネ市正占(自発) 昭和62年6月26日 昭和61年 特許願 第296896月2、発明の名称 電界効果型トランジスタ 3、補正をする者 事件との関係 特許出願人 住所 東京部品用図化品用6丁目7番35号名称 ソニ
ー株式会社 代表者 大賀 典雄 4、代理人 住所 〒105東京都港区虎ノ門二丁目6@4号第11
森ビル11階 Ta (50B) 82GG (ft5
自 発 6、補正の対象 明細書の「発明の詳細な説明」及び「図面の簡単な説明
細書の第16頁第20行目の次に、下記の文章を加入す
る。 [第4の実施例 第4の実施例は、2つの領域に分かれた素子領域にそれ
ぞれゲート電極を設けた例である。 第9図に示すように、第4の実施例の電界効果型トラン
ジスタは、それぞれ矩形状の第1の素子領域DIと第2
の素子領域D2を有しており、両者の間は素子間分離領
域で分離されている。 上記第1の素子領域D1には、ゲート電極G1が形成さ
れ、ソース領域61とドレイン領域62が形成されてい
る。そして、この第1の素子領域D1のチャンネル幅は
幅W。とされている。この第1の素子領域DIからは素
子分離領域上でチャンネル長方向に延在されたゲート電
極接続部C1が配設されている。 上記第2の素子領域D2には、ゲート電極接続部C2か
ら上記ゲート電極G1の長手方向と平行したFni′!
ii状に配置され且つそのチャンネル幅を幅W1 とす
るゲート電極g1.gz、gz、gnが形成されている
。これら各ゲート電極g、〜g4で分離された第2の素
子領域D2には、さらにソース領域61とドレイン領域
62が交互に配置されており、上記ゲート電極gIで上
記ゲート電極接続部C1と接続する。 このような構成を有する本実施例の電界効果型トランジ
スタは、2つの素子領域DI、D2で1つの電界効果型
トランジスタとして機能し、しかも2つの素子領域に亘
ってゲートを形成することにより複数のゲート電極(G
l及びgI−g4)が直列に接続されるため、そのRC
遅延によって電流のピークを小さくすることができる。 なお、本実施例では、素子領域D2のゲート電極のパタ
ーンを従来例(第7図参照)のものとしたが、第1.第
3の実施例のゲート電極のパターン(第1図、第5図参
照)であっても良く、遅延調製配線層を設けても良い。 また、2つの素子領域に限定されず、3つ以上の素子領
域にゲート電極を形成するようにしても良い。また、2
つの素子領域のチャンネル幅W0とチャンネル幅W1の
大小関係は問わない。」 (2)明m書の第18頁第10行目の次に下記の文章を
加入する。 「 また、第9図は本発明の第4の実施例にかかる電界
効果型トランジスタの一例の平面図である。」(3)図
面に別紙添付の第9図を加える。 以上
平面図、第2図はその動作を説明するためにゲート電極
接続部等の電圧と時間の関係を示す特性図、第3図は本
発明の電界効果型トランジスタをメモリ装置に適用した
ときの信号φSANと接地線の電流値1 (Vss)の
関係を示す波形図である。また、第4図は本発明の第2
の実施例にかかる電界効果型トランジスタの一例の平面
図、第5図は本発明の第3の実施例にかかる電界効果型
トランジスタの一例の平面図である。 また、第6図は0MO3構成のセンスアンプ及びその駆
動用トランジスタ等を示す回路図、第7図は従来の電界
効果型トランジスタの一例を示す平面図、第8図はその
問題点を説明するだめの信号ΦSANと接地線の電流値
1 (Vss)の関係を示す波形図である。 01〜G5・・・ゲート電極 A、 C・・・素子領域 C1−C4・・・ゲート電極接続部 11.41・・・ソース領域 12.42・・・ドレイン令頁域 40a、40b・・・遅延調整配線層 LO・・・チャンネル長 wo、wl・・・チャンネル幅 木発呵め霞界交ηヌLVl−ウンジスタ刀−例第1図 晴晋 第2図 第3図 第4図 第5図 第6図 従来例 第7図 咋Fi’l (ns) 第8図 子糸hネ市正占(自発) 昭和62年6月26日 昭和61年 特許願 第296896月2、発明の名称 電界効果型トランジスタ 3、補正をする者 事件との関係 特許出願人 住所 東京部品用図化品用6丁目7番35号名称 ソニ
ー株式会社 代表者 大賀 典雄 4、代理人 住所 〒105東京都港区虎ノ門二丁目6@4号第11
森ビル11階 Ta (50B) 82GG (ft5
自 発 6、補正の対象 明細書の「発明の詳細な説明」及び「図面の簡単な説明
細書の第16頁第20行目の次に、下記の文章を加入す
る。 [第4の実施例 第4の実施例は、2つの領域に分かれた素子領域にそれ
ぞれゲート電極を設けた例である。 第9図に示すように、第4の実施例の電界効果型トラン
ジスタは、それぞれ矩形状の第1の素子領域DIと第2
の素子領域D2を有しており、両者の間は素子間分離領
域で分離されている。 上記第1の素子領域D1には、ゲート電極G1が形成さ
れ、ソース領域61とドレイン領域62が形成されてい
る。そして、この第1の素子領域D1のチャンネル幅は
幅W。とされている。この第1の素子領域DIからは素
子分離領域上でチャンネル長方向に延在されたゲート電
極接続部C1が配設されている。 上記第2の素子領域D2には、ゲート電極接続部C2か
ら上記ゲート電極G1の長手方向と平行したFni′!
ii状に配置され且つそのチャンネル幅を幅W1 とす
るゲート電極g1.gz、gz、gnが形成されている
。これら各ゲート電極g、〜g4で分離された第2の素
子領域D2には、さらにソース領域61とドレイン領域
62が交互に配置されており、上記ゲート電極gIで上
記ゲート電極接続部C1と接続する。 このような構成を有する本実施例の電界効果型トランジ
スタは、2つの素子領域DI、D2で1つの電界効果型
トランジスタとして機能し、しかも2つの素子領域に亘
ってゲートを形成することにより複数のゲート電極(G
l及びgI−g4)が直列に接続されるため、そのRC
遅延によって電流のピークを小さくすることができる。 なお、本実施例では、素子領域D2のゲート電極のパタ
ーンを従来例(第7図参照)のものとしたが、第1.第
3の実施例のゲート電極のパターン(第1図、第5図参
照)であっても良く、遅延調製配線層を設けても良い。 また、2つの素子領域に限定されず、3つ以上の素子領
域にゲート電極を形成するようにしても良い。また、2
つの素子領域のチャンネル幅W0とチャンネル幅W1の
大小関係は問わない。」 (2)明m書の第18頁第10行目の次に下記の文章を
加入する。 「 また、第9図は本発明の第4の実施例にかかる電界
効果型トランジスタの一例の平面図である。」(3)図
面に別紙添付の第9図を加える。 以上
Claims (1)
- 【特許請求の範囲】 単一の素子領域に形成され複数のゲート電極を有する
電界効果型トランジスタにおいて、 上記ゲート電極の少なくとも2つが直列に接続されてい
ることを特徴とする電界効果型トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61296896A JPS63150966A (ja) | 1986-12-13 | 1986-12-13 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61296896A JPS63150966A (ja) | 1986-12-13 | 1986-12-13 | 電界効果型トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63150966A true JPS63150966A (ja) | 1988-06-23 |
Family
ID=17839565
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61296896A Pending JPS63150966A (ja) | 1986-12-13 | 1986-12-13 | 電界効果型トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63150966A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5652452A (en) * | 1995-02-06 | 1997-07-29 | Nec Corporation | Semiconductor device with pluralities of gate electrodes |
US5726458A (en) * | 1994-11-15 | 1998-03-10 | Advanced Micro Devices, Inc. | Hot carrier injection test structure and technique for statistical evaluation |
JP2015092633A (ja) * | 2015-01-30 | 2015-05-14 | セイコーエプソン株式会社 | 記憶装置、集積回路装置及び電子機器 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63122276A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | 半導体集積回路 |
-
1986
- 1986-12-13 JP JP61296896A patent/JPS63150966A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63122276A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | 半導体集積回路 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5726458A (en) * | 1994-11-15 | 1998-03-10 | Advanced Micro Devices, Inc. | Hot carrier injection test structure and technique for statistical evaluation |
US5652452A (en) * | 1995-02-06 | 1997-07-29 | Nec Corporation | Semiconductor device with pluralities of gate electrodes |
JP2015092633A (ja) * | 2015-01-30 | 2015-05-14 | セイコーエプソン株式会社 | 記憶装置、集積回路装置及び電子機器 |
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