JPS63150966A - 電界効果型トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は単一の素子領域に形成され複数のゲート電極を
存する電界効果型トランジスタに関するものである。

Ｂ６発明の概要 本発明は、単一の素子領域に形成され複数のゲート電極
を有する電界効果型トランジスタにおいて、そのゲート
電極の少なくとも２つを直列に接続することにより、ゲ
ート電極による信号の遅延を形成して回路に必要とされ
る電流のピークを低減するものである。

Ｃ８従来の技術 例えばＤＲＡＭ等のメモリ装置においては、その記憶す
るデータのりフレッシュの際にセンスアンプが駆動され
ている。

第６図は、このようなメモリ装置に用いられるセンスア
ンプの一例とその駆動用トランジスタ回路を示しており
、これらは０ＭＯ３構成となっている。まず、センスア
ンプはビット４１Ｌ１．ＢＬ２を介してメモリセルと接
続されており、メモリセルはワード線ＷＬがゲートとな
るトランスファゲートＱ４とデータを記憶するための容
量ＭＣから構成されている。そして、センスアンプは、
上記ビット線ＢＬ２．ＢＬＩにそれぞれゲートが接続す
るＰＭＯ３Ｉ−ランジスタＱ５及びＮＭＯＳトランジス
タＱ６．ＰＭＯＳトランジスタＱ７及びＮＭＯ３）ラン
ジスタＱ８により構成されており、上記ＰＭＯ３）ラン
ジスタ若しくはＮＭＯＳトランジスタには共通接続され
たソースにそれぞれ駆動用の信号ΦＳＡＰ若しくはΦＳ
ＡＮが供給される。

これら駆動用の信号ΦＳＡＰ若しくはφＳＡＮは、それ
ぞれ信号φＲＥＳとΦＳＡにより制御されるセンスアン
プの駆動用トランジスタＱ１とＱ３のドレインよりそれ
ぞれ取り出されるものであり、ここで駆動用トランジス
タ回路は電源電圧と接地との間で直列接続されたトラン
ジスタＱ１．Ｑ２゜Ｑ３によって構成されている。なお
、トランジスタＱ２はリセット用トランジスタであり、
ゲートにΦＥＱ（イコライズ信号）が供給される。

このような構成からなるセンスアンプの駆動用トランジ
スタは、センスアンプの接続する数に応じてその寸法が
設定され、例えば駆動させるセンスアンプの数を１００
０個程度とし、それぞれ上記駆動用トランジスタＱｌ、
Ｑ３のゲート長りをそれぞれ１．４μｍ、１．２μｍと
すると、ゲート幅Ｗはそれぞれ４０００μｍ、１５００
μｍ程度になる。

そして、従来、このような大きな寸法のトランジスタを
形成する場合には、例えば第７図に示すようにソース領
域７２とドレインｉＪ域７３とからなる素子領域７０上
に櫛状のゲート電極７エを形成していた。すなわち、大
きなゲート幅Ｗに対応して長いゲート工種を形成するの
ではなく、トランジスタの増幅動作を高速に行うために
櫛歯に該当するような分割ゲート電極７１ａの先端部ま
での距離を短くして全部の分割ゲート電極７１ａを一度
に駆動できるようにしていた。

Ｄ２発明が解決しようとする問題点 しかしながら、例えばＤＲＡＭ等のメモリ’ＡＴＬの大
容量化が進むことによって、そのリフレッシュの制約は
２５６　ｋｂｉｔで２５６回／４ｍｓ、ＩＭｂｉｔで５
１２回／８ｍ３４Ｍｂｉｔで１０２４回／１６ｍ５とな
り、１回のサイクルで動作するセンスアンプの数は、２
５６　ｋｂｉｔで１０２４個、４Ｍｂｉｔで４０９６個
となって、大容量化によって同時に駆動されるセンスア
ンプの数は増大する。

このため、ビット綿容量のスケーリングを考慮しても、
センスアンプのセンシング・リストア時に流れる充放電
電流は大容量化に従って増大し、例えば４　Ｍｂｉｔ　
Ｄ　ＲＡ　Ｍの場合にはそのピーク電流が２００ｍＡに
も達することになる。第８図はセンスアンプの動作（Φ
ＳＡＮの電位変化に対応する。

）と接地線の電流波形を図示したものであり、ΦＳＡＮ
の立ち下がりの時間によって、接地線の電流Ｉ　（νｓ
ｓ）が急峻なピークを有していることが分かる。このよ
うに充放電電流が増大し集中したときには、配線やリー
ドフレームのインダクタンスによって電ａ電圧線のノイ
ズとなって表出することになり、動作マージンの低下を
もたらすことになる。

このような弊害の対策としては、まず、メモリセルをブ
ロック分割して各ブロック毎にセンスアンプの動作のタ
イミングをずらす手段がある。しかし、その結果アクセ
スタイムが増大することになり、動作が複雑になる他、
読み出しのタイミング等が揃わないなどの問題を生ずる
ことになる。

また、他の対策としては、センスアンプを駆動するトラ
ンジスタを幾つかに分割し、それぞれ異なるクロフクに
よりコントロールする手段がある。

しかし、多数に分割したときには、それだけ多数のクロ
ックを必要とすることになり、余分な付加回路を設ける
必要があり、さらにそれらの設計も容易ならないものが
ある。

そこで、本発明は上述の問題点に鑑み、メモリ装置の大
容量化の中で電流のピークを低減し、ノイズ等の弊害を
抑制するような電界効果型トランジスタの提供を目的と
する。

Ｅ１問題点を解決するための手段 本発明は、単一の素子領域に形成され複数のゲート工種
を有する電界効果型トランジスタにおいて、上記ゲート
工種の少なくとも２つが直列に接続されていることを特
徴とする電界効果型トランジスタにより上述の問題点を
解決する。

即ち、例えばＤＲＡＭ等のメモリ装置における上述のよ
うな問題点を解決するためには、単一の素子領域に形成
され複数のゲート電極を有する電界効果型トランジスタ
において、上記ゲート電極の少なくとも２つが直列に接
続されていることを特徴とする電界効果型トランジスタ
をメモリ装置のセンスアンプの駆動用トランジスタとし
て配すれば良いことになる。

Ｆ８作用 複数のゲート電極のうち少なくとも２つを直列に配する
ことで、ゲート電極自体でのＲＣ遅延が顕著になり、こ
のためスイッチング動作がゆっくりなものとなる。した
がって、当該電界効果型トランジスタを例えばメモリ装
置のセンスアンプの駆動用トランジスタに適用したとき
には、ピーク電流を低減してノイズの抑制を実現できる
。

Ｇ、実施例 本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本実施例の電界効果型トランジスタは、−例として第１
図に示すような構造を有する。即ち、第１図に示すよう
に、距離７！１×距離１２で示された単一の素子領域Ａ
が基板Ｂ上に形成されており、この単一の素子領域Ａに
は、複数（図示の例では３つ）のソース領域１１と複数
（図示の例では２つ）のドレイン領域１２とが形成され
ている。これら複数のソース領域１１とドレイン領域１
２は、それぞれ図中Ｗ方向を長手方向とした細長い領域
となっており、これらソース領域１１とドレイン領域１
２が図中り方向に沿って交互に配列されている。

そして、このような単一の素子領域Ａ上には、複数（図
示の例では４つ）のゲート電極Ｇ１〜Ｇ４が配されてお
り、これらゲート電極Ｇ１〜Ｇ４はゲート電極接続部Ｃ
１〜Ｃ３によってそれぞれ直列に接続されている。すな
わち、ゲート電極Ｇ１とゲート電極Ｇ２を接続するよう
にゲート電極接続部ＣＩが形成され、ゲート電極Ｇ２と
ゲート電極Ｇ３を接続するようにゲート電極接続部Ｃ２
が形成され、ゲート電極Ｇ３とゲート電極Ｇ４を接続す
るようにゲート電極接続部Ｃ３が形成されている。ここ
でゲート電極Ｇ１〜Ｇ４はチャンネル幅方向である図中
Ｗ方向を長手方向として形成されており、ゲート電極接
続部０１〜Ｃ３はチャンネル長方向である図中り方間を
長手方向として形成されている。また、ゲート電極Ｇ１
の接続部Ｃ１と接続しない端部には、例えばΦＲＥＳや
ΦＳＡ等の信号を供給するための信号線ＳＬが接続して
いる。これらゲー）電ｉＧ　１−０４はそれぞれゲート
長が寸法Ｌｏとされ、ゲート幅が寸法ＷＯとされている
。そして、各ゲート電極Ｇ１〜Ｇ４は上記ソース領域１
１と上記ドレイン領域１２の間のチャンネル領域上にあ
って、そのチャンネル領域に形成されるチャンネルの制
御を行う機能を存しているが、特に本実施例の電界効果
型トランジスタにおいては、当該各ゲート電界効果型Ｇ
１〜Ｇ４は直列に接続されてお勾、このため当該ゲート
電極全体のＲＣ遅延は大きなものとなり、後述するよう
にピーク電流を有効に防止することができる。

このような構造を有する本実施例の電界効果型トランジ
スタは、そのゲート電極Ｇ１−Ｇ４のＲＣ遅延からゲー
ト各部の電位が徐々に電位上昇するように動作する。第
２図は、本実施例の電界効果型トランジスタのゲートＷ
極接続部０１〜Ｃ３及び信号線ＳＬの電圧と時間の関係
を示しており、縦軸に電位（■）、横軸に時間（ｎｓｅ
ｃ、）をとっている。第２図中、曲線ＳＬは信号線ＳＬ
の電位を、曲線ＣＩはゲート電極接続部Ｃ１の電位を、
曲線Ｃ２はゲート電極接続部Ｃ２の電位を、曲線Ｃ３は
ゲート電極接続部Ｃ３の電位をそれぞれ示している。な
お、当該電界効果型トランジスタのゲート幅ＷＯは１０
０μｍ、ゲート長Ｌｏは１．２μｍ。

ゲート酸化膜の厚みｔｏｘは２００人の各個である。

この第２図の各曲線ＳＬ、Ｃ１〜Ｃ３を比較してみると
、曲線ＳＬは略５ｎｓｅｃで立ち上がりを完了している
が、曲％ｉＣ１，曲ｖＡＣ２，曲線Ｃ３の順で徐々に電
位上昇が遅延しているのが分かる。

これは、本実施例のように複数のゲート電極を直列に接
続したときには、各ゲート電極Ｇ１〜Ｇ４の電位が一斉
に上昇するのではなく、電荷の流入経路が長いほどＲＣ
遅延量が大きくなるからである。従って、本実施例の電
界効果型トランジスタの動作は入力信号が急峻な立ち上
がりを示しても、ゲートが徐々に電位上昇することにな
り、このため当８界効果型トランジスタを駆動用トラン
ジスタとして用いた場合には、電流のピークを大きいも
のとせずに駆動できることになる。

このように複数のゲート電極を直列に配した構造とする
ことにより、本実施例の電界効果型トランジスタはゲー
ト電極が徐々に電位上昇若しくは電位下降することなり
、その動作はゆっくりとしたものになる。ここで第３図
は第８図と対比される図面であり、本実施例の電界効果
型トランジスタをセンスアンプの駆動用トランジスタ（
第６図のトランジスタＱｌ、Ｑ３に３ｇ当する。）とし
て用い、センスアンプに信号φＳＡＮを送って動作させ
たとき接地線の電流値１　（Ｖｓｓ）の時間に対する変
化を示している。この第３図からも明らかなように、信
号ΦＳＡＮは本実施例を適用した駆動用トランジスタの
ゲート電極のＲＣの遅延によってゆるやかに立ち下がっ
て行き、その結果、接地線の電流値！　（Ｖｓｓ）のピ
ークを著しく小さく抑えるこことができ、これは従来の
電流値（第８図参照）と比較しても１／３程度になって
いることがわかる。

このように、本実施例の電界効果型トランジスタを例え
ばメモリ装置に適用することにより、その電流のピーク
を低減することができるため、センスアンプの集中駆動
に起因するｔａ線や接地線へのノイズを緩和することが
でき、動作マージンを高めることができる。

そして、ここでその構造についてもう一度検討してみる
と、本実施例は複数のゲート電極を直列に接続してなる
ものであって、特にプロ、り分割するものでもなく、ま
た、駆動するためのクロックを複数設けるものでもない
。したがって、これら複雑な機構を必要とするものと同
等の効果を上述の構成のみによって得ることができ、製
品のコストダウン等を図ることが可能である。

なお、上述の第１の実施例においては、ゲート電極はＧ
１−Ｇ４の４つとしたが複数であって少なくとも２つが
直列接続されるものであれば限定されるものではない。

また、本実施例は上述のゲート電極の構造によってＲＣ
遅延を有用するものであるから、ゲート電極の材料を信
号線ＳＬ側と終端部とで変化させ、ＲＣによる時定数の
調整を行うようにしても良い。また、ゲート電極がポリ
シリコンであるときには導入する不純物の量を変化させ
るようにしても良い。さらに上述の実施例ではゲー）Ｗ
極Ｇ１〜Ｇ４を全て同じチャンネル長Ｌｏとしたが、こ
れは限定されるものでなくチャンネル長を各ゲート電極
で変えるようにしても良い。

第２の実施例 第２の実施例の電界効果型トランジスタは、第４図に示
すように、上述の第１の実施例の電界効果型トランジス
タはそのゲート電極の接続の仕方が異なっている。

即ち、本実施例の電界効果型トランジスタは、第４図に
示すように、素子領域Ａ上には複数（図示の例では５つ
）のゲート電極Ｇ１〜Ｇ５がソース領域４１とドレイン
？ｉｌ域４２の間の領域に配される構造とされ、それら
はゲート電極接続部Ｃ１〜Ｃ４によって直列となるよう
に接続されている。

ところが、本実施例では、さらに所定のＡ１配線等を用
いた遅延調整配線層４０ａ、４０ｂが形成されており、
これら遅延調整配線層４０ａ、４０ｂを用いてＲＣ遅延
のタイミングを制御することができる。この第４図に示
す例では、ゲート電極接続部Ｃ３とゲート電極Ｇ５をコ
ンタクト部４３を介して接続する遅延調整配線層４０ａ
が形成され、ゲート電極接続部Ｃ２とゲート電極接続部
Ｃ４をコンタクト部４３を介して接続する遅延調整配線
１’１４０ｂが形成されている。

このような遅延調整配線層４０ａ、４０ｂを形成するこ
とによって、第２図の曲！ＩｓＬのタイミングでチャン
ネル幅Ｗ＝１００μｍ分、曲線Ｃ１のタイミングでチャ
ンネル幅Ｗ＝１００μｍ分、曲線Ｃ２のタイミングでチ
ャンネル幅Ｗ＝３００μｍ分のトランジスタをそれぞれ
動作させるように駆動できる。また、これに限定されず
他の遅延調整配線層を形成することにより、他の調整パ
ターンでの遅延調整が可能である。

第３の実施例 第３の実施例は、上述の第１及び第２の実施例とは異な
り、その複数形成されたゲート電極のゲート幅がゲート
によって異なる例である。

すなわち、第５図に示すように、本実施例の電界効果型
トランジスタは、略し字状の単一の素子領域Ｃを有して
なり、その素子領域Ｃ上にはゲート電極接続部Ｃ１によ
り接続され長さＷｏに亘るゲート電極Ｇｌ、Ｇ２と、チ
ャンネル長方向であるＬ方向に長く延在されたゲート電
極接続部Ｃ２から櫛歯状に配置され長さＷｌに亘るゲー
ト電極ｇ１〜ｇ３が形成されている。なお、ソース領域
５１、ドレイン領域５２も形成されている。

このように全てのゲー斗電極のゲート幅を一定にする必
要はなく、第５図に示すように、ＷｏとＷｌの二種類の
ゲート幅を有するようにゲート電極を設けても良い。ま
た、二種類以上でも良いことは勿論である。さらに、全
てのゲート電極を直列に接続する必要はなく、ゲート電
極ｇ１〜ｇ３のように一部を従来例（第７図参照）のよ
うに接続しても良い。なお、この第３の実施例において
、ゲート電極の数は複数であって特に限定されるもので
はない。また、遅延調整配線層を設けることもできる。

このような第３の実施例によってもＲＣ遅延量を所要の
ものに制御することができ、メモリ装置においてはピー
ク電流を抑えてノイズを低減することができる。

Ｈ１発明の効果 本発明の電界効果型トランジスタは、少なくとも２つの
ゲート電極が直列に接続されてなるため、所望のゲート
電極自体でのＲＣ遅延を得ることができ、これを用いる
ことにより、ピーク電流を低減してノイズの発生を有効
に抑えることができる。

また、そのノイズの発生の抑制は、本発明の電界効果型
トランジスタを用いることによって可能であるが、その
構成はゲート電極の構造にあり、したがって、著しく複
雑な機構を必要とするものでもなく、製品コストのダウ
ンを図ることも実現されよう。

【図面の簡単な説明】

第１図は本発明の電界効果型トランジスタの一例を示す
平面図、第２図はその動作を説明するためにゲート電極
接続部等の電圧と時間の関係を示す特性図、第３図は本
発明の電界効果型トランジスタをメモリ装置に適用した
ときの信号φＳＡＮと接地線の電流値１　（Ｖｓｓ）の
関係を示す波形図である。また、第４図は本発明の第２
の実施例にかかる電界効果型トランジスタの一例の平面
図、第５図は本発明の第３の実施例にかかる電界効果型
トランジスタの一例の平面図である。 また、第６図は０ＭＯ３構成のセンスアンプ及びその駆
動用トランジスタ等を示す回路図、第７図は従来の電界
効果型トランジスタの一例を示す平面図、第８図はその
問題点を説明するだめの信号ΦＳＡＮと接地線の電流値
１　（Ｖｓｓ）の関係を示す波形図である。 ０１〜Ｇ５・・・ゲート電極 Ａ、　Ｃ・・・素子領域 Ｃ１−Ｃ４・・・ゲート電極接続部 １１．４１・・・ソース領域 １２．４２・・・ドレイン令頁域 ４０ａ、４０ｂ・・・遅延調整配線層 ＬＯ・・・チャンネル長 ｗｏ、ｗｌ・・・チャンネル幅 木発呵め霞界交ηヌＬＶｌ−ウンジスタ刀−例第１図 晴晋 第２図 第３図 第４図 第５図 第６図 従来例 第７図 咋Ｆｉ’ｌ　　　（ｎｓ） 第８図 子糸ｈネ市正占（自発） 昭和６２年６月２６日 昭和６１年　特許願　第２９６８９６月２、発明の名称 電界効果型トランジスタ ３、補正をする者 事件との関係　　特許出願人 住所　東京部品用図化品用６丁目７番３５号名称　ソニ
ー株式会社 代表者　大賀　典雄 ４、代理人 住所　〒１０５東京都港区虎ノ門二丁目６＠４号第１１
森ビル１１階　Ｔａ　（５０Ｂ）　８２ＧＧ　（ｆｔ５
自　　発 ６、補正の対象 明細書の「発明の詳細な説明」及び「図面の簡単な説明
細書の第１６頁第２０行目の次に、下記の文章を加入す
る。 ［第４の実施例 第４の実施例は、２つの領域に分かれた素子領域にそれ
ぞれゲート電極を設けた例である。 第９図に示すように、第４の実施例の電界効果型トラン
ジスタは、それぞれ矩形状の第１の素子領域ＤＩと第２
の素子領域Ｄ２を有しており、両者の間は素子間分離領
域で分離されている。 上記第１の素子領域Ｄ１には、ゲート電極Ｇ１が形成さ
れ、ソース領域６１とドレイン領域６２が形成されてい
る。そして、この第１の素子領域Ｄ１のチャンネル幅は
幅Ｗ。とされている。この第１の素子領域ＤＩからは素
子分離領域上でチャンネル長方向に延在されたゲート電
極接続部Ｃ１が配設されている。 上記第２の素子領域Ｄ２には、ゲート電極接続部Ｃ２か
ら上記ゲート電極Ｇ１の長手方向と平行したＦｎｉ′！
ｉｉ状に配置され且つそのチャンネル幅を幅Ｗ１　とす
るゲート電極ｇ１．ｇｚ、ｇｚ、ｇｎが形成されている
。これら各ゲート電極ｇ、〜ｇ４で分離された第２の素
子領域Ｄ２には、さらにソース領域６１とドレイン領域
６２が交互に配置されており、上記ゲート電極ｇＩで上
記ゲート電極接続部Ｃ１と接続する。 このような構成を有する本実施例の電界効果型トランジ
スタは、２つの素子領域ＤＩ、Ｄ２で１つの電界効果型
トランジスタとして機能し、しかも２つの素子領域に亘
ってゲートを形成することにより複数のゲート電極（Ｇ
ｌ及びｇＩ−ｇ４）が直列に接続されるため、そのＲＣ
遅延によって電流のピークを小さくすることができる。 なお、本実施例では、素子領域Ｄ２のゲート電極のパタ
ーンを従来例（第７図参照）のものとしたが、第１．第
３の実施例のゲート電極のパターン（第１図、第５図参
照）であっても良く、遅延調製配線層を設けても良い。 また、２つの素子領域に限定されず、３つ以上の素子領
域にゲート電極を形成するようにしても良い。また、２
つの素子領域のチャンネル幅Ｗ０とチャンネル幅Ｗ１の
大小関係は問わない。」 （２）明ｍ書の第１８頁第１０行目の次に下記の文章を
加入する。 「　また、第９図は本発明の第４の実施例にかかる電界
効果型トランジスタの一例の平面図である。」（３）図
面に別紙添付の第９図を加える。 以上

Claims (1)

1. 【特許請求の範囲】 　単一の素子領域に形成され複数のゲート電極を有する
   電界効果型トランジスタにおいて、 上記ゲート電極の少なくとも２つが直列に接続されてい
   ることを特徴とする電界効果型トランジスタ。