KR100413751B1 - 단독으로 또는 ＳＯＩ ＢｉＣＭＯＳ에서 유용하게 이용될수 있는 완전 공핍 콜렉터 절연체상 실리콘 바이폴라트랜지스터 - Google Patents

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Abstract

본 발명은 300nm 또는 이보다 작은 두께를 가지는 반도체 재료 위에 종형 바이폴라 트랜지스터를 제작하거나 SOI BiCMOS를 제작함에 있어 고농도 도핑 서브콜렉터을 필요로 하는 일없이, 에미터, 베이스 및 절연체상 실리콘(Silicon-On-Insulator; SOI) 기판 상에 완전히 공핍된 영역을 가지는 콜렉터를 포함하는 바이폴라 트랜지스터에 대해 설명한다. 본 발명은 SOI에서 두꺼운 반도체층이 요구되는 문제를 극복하여 낮은 콜렉터 저항을 가지는 종형 바이폴라 트랜지스터를 제작할 수 있게 한다.

Description

단독으로 또는 ＳＯＩ ＢｉＣＭＯＳ에서 유용하게 이용될 수 있는 완전 공핍 콜렉터 절연체상 실리콘 바이폴라 트랜지스터{FULLY-DEPLETED-COLLECTOR SILICON-ON-INSULATOR(SOI) BIPOLAR TRANSISTOR USEFUL ALONE OR IN SOI BiCMOS}
본 발명은 바이폴라 트랜지스터에 관한 것이며, 특히 단지 SOI 상에서 작동하기에 적합한 바이폴라 트랜지스터나 대부분의 RF 및 통신 제품에 필수적인 SOI BiCOMOS 및 어떤 중요한 아날로그 구성 요소를 갖춘 디지털 제품에 제공되는 상보형 금속 산화물 반도체(Complementary Metal Oxide Semiconductor; CMOS) 장치와 함께 SOI 상에서 작동하기에 적합한 바이폴라 트랜지스터에 관한 것이다.
고성능 바이폴라 트랜지스터는 횡형 바이폴라 트랜지스터와 대비되는 것으로서의 종형 바이폴라 트랜지스터이다. 종형 바이폴라 트랜지스터, 예컨대 도 1에서 개략적으로 도시된 npn 바이폴라 트랜지스터(2)는 n+형의 에미터 영역(3), p형의 베이스 영역(4) 및 다른 한쪽의 윗면에 쌓아 올려진 n형의 콜렉터 영역(5)으로 이루어진다.
콜렉터의 직렬 저항을 줄이기 위하여, 보통 콜렉터 영역(5) 아래에 n+형 서브콜렉터층(6)이 있고 n+형 리치쓰루(reachthrough) 영역(7)이 콜렉터를 표면과 접촉하도록 하는 데 이용된다.
정상적으로 작동하는 경우에, 에미터-베이스 다이오드는 순방향으로 바이어스되고, 베이스-콜렉터 다이오드는 역방향으로 바이어스된다. 전체 n형 콜렉터층은 보통 공간 전하 영역(보통 이동 캐리어가 공핍되므로 공핍 영역으로 부르기도 함) 및 준중성(quasi-neutral) 영역을 수용하기에 충분한 두께를 가진다. 공간 전하 영역의 두께 또는 폭은 콜렉터 도핑 농도 및 베이스-콜렉터 바이어스 전압에 의해 결정된다. 준중성 콜렉터 영역은 매우 얇을 수 있고, 보통은 공간 전하 영역이 n+형 서브콜렉터층에 이르지 않을 만큼의 두께를 갖는다. 상기 베이스-콜렉터 공간 전하 영역이 n+형 서브 콜렉터에 이르게되면, 이것은 상기 베이스-콜렉터 접합 정전 용량를 증가시키고 베이스-콜렉터 접합 항복 전압을 감소시킬 것이다. 상기 n+형 서브콜렉터층은 충분히 작은 콜렉터 직렬 저항을 얻기 위해 보통 약간 두꺼운데, 통상적으로 1000nm 이상이다.
정상적으로 작동하는 경우에, 전자는 에미터(E)에서 주입되고 콜렉터(C)에서 수집된다. 도 2에 나타난 점선 화살표는 정상적으로 동작하는 경우에 에미터 접점에서 출발하는 전자의 경로를 가리킨다. 도 3은 전자 경로에 따른 에너지 밴드도이다. 도 2 및 도3에서, A는 에미터 접점의 위치를 나타내고, A'는 공핍 영역과 n형 콜렉터의 준중성 영역 사이의 경계를 나타내며, A"는 n+ 서브콜렉터층의 윗면을 나타낸다. 도 3에서, 세로축은 전자 및 홀 에너지를 나타낸다.
기본적인 구조 바이폴라 트랜지터의 동작에 대한 보다 상세한 설명은 Yuan Taur 및 Tak H.Ning 공저의 "현대 VLSI 소자의 기초"[Fundamentals of Modern VLSI Devices, 제6장(292-347쪽), 케임브리지 대학 출판부, 1998]라는 제하의 서적에 설명되어 있다.
종형 바이폴라 트랜지스터는 SOI의 실리콘층에서 제조되어 왔다. 도 4는 SOI를 이용한 종형 npn 바이폴라 트랜지스터(2')를 도시하고 있다. 일반적으로, 이것은 단순히 매립 산화물층(9) 및 SOI의 기판(8) 위에 놓여 있는 n+형 서브콜렉터층(6)을 포함하는 종형 바이폴라 트랜지스터이다. 상기 SOI 실리콘층은 전술한 종형 바이폴라 트랜지스터의 다양한 층을 수용할 수 있을 만큼 두꺼워야 한다.
SOI를 이용하여 종형 바이폴라 트랜지스터와 CMOS 장치를 집적함으로써 얻어지는 SOI BiCMOS에 대해서는 Toshiro Hiramoto 등이 저술한 "A 27GHz double polysilicon bipolar technology on bounded SOI with embedded 58 u㎡ CMOS memory cells for ECL-CMOS SRAM application"라는 제하의 논문 [IEDM Technical Digest 39-42쪽,1992]에 설명되어 있다.
바이폴라 트랜지스터에서 요구되는 두꺼운 실리콘 층은 고속 SOI CMOS 장치라기 보다는 보통의 벌크 CMOS 장치처럼 동작하는 CMOS 장치를 낳는 결과를 가져온다. 고속 SOI CMOS의 실리콘 층의 두께가 통상 20nm 이하이기 때문에 종래의 종형 바이폴라 트랜지스터 구조를 수용할 수 없다.
비교적 두꺼운 n+형 서브콜렉터층(6)을 제거함으로써 SOI 종형 바이폴라 트랜지스터(2")의 제작에서 요구되는 실리콘의 두께를 상당히 감소시킬 수 있다. 이 구조는 도 5에 설명되어 있다. 전자는 여전히 서브콜렉터층이 있는 종형 바이폴라 트랜지스터에서와 같은 방향, 즉 베이스 층을 수직으로 통과하고 베이스-콜렉터 다이오드의 공핍층을 통해 준중성 콜렉터 영역으로 흐른다. 그러나, n+형 서브 콜렉터층(6)이 없는 경우에, n+형 서브콜렉터층(6)에 비해 비교적 낮은 도핑 농도 및 비교적 작은 두께로 인해 높은 면저항을 가지는 준중성 콜렉터층이 전자 전류를 운반해야 할 것이다. 그 결과로서 생기는 콜렉터 직렬 저항은 용인될 수 없을 만큼 커진다. 직렬 저항을 감소시키기 위하여 n형 콜렉터의 두께가 상당히 증가되면, 그 결과로서 생기는 SOI 실리콘층은 역시 너무 두꺼워져서 고속 SOI CMOS 장치와 집적할 수 없을 것이다.
본 발명이 이루고자 하는 기술적 과제는 n+ 서브콜렉터층 없이도 낮은 직렬 저항을 갖는 바이폴라 트랜지스터와 이를 포함하는 집적 회로 칩 및 그 방법을 제공하는 것이다.
도 1은 종래 기술의 종형 바이폴라 트랜지스터에 대한 개략적인 단면도이다.
도 2는 트랜지스터를 관통하는 전자의 경로가 표시된 종래 기술의 종형 바이폴라 트랜지스터에 대한 개략적인 단면도이다.
도 3은 도 2에서 보여진 전자 전류의 경로를 따른 에너지 밴드도의 그래프이다.
도 4는 종래 기술의 SOI를 이용한 종형 npn 바이폴라 트랜지스터에 대한 개략적인 단면도이다.
도 5는 콜렉터에서의 높은 직렬 저항으로 인한 결함을 설명하고 있는 다른 형태의 SOI 상의 종형 바이폴라 트랜지스터 구조에 대한 개략적인 단면도이다.
도 6은 본 발명의 한 가지 실시 형태에 대한 개략적인 단면도이다.
도 7은 도 6의 실시 형태에서 전자 전류의 경로에 대한 개략적인 단면도이다.
도 8은 도7에 나타난 전자 전류의 경로에 따른 에너지 밴드도를 보여준다.
도 9 내지 도 18은 에피택셜하게 증착된 실리콘층에 형성된 베이스 영역을갖춘 완전 공핍 콜렉터 SOI 종형 npn 바이폴라 트랜지스터의 제조 단계를 설명하는 개략적인 단면도이다. 도 18은 도 19의 18-18 선을 따른 단면도이다.
도 19는 도 18에서 보여진 트랜지스터에 대한 개략적인 평면도이다.
도 20 내지 도 27은 이중 폴리 실리콘 자제 정렬된 종형 npn 바이폴라 트랜지스터의 제조 단계를 설명하는 개략도이다.
도 28 내지 도 39는 도 18에서 보여진 종형 npn 바이폴라 트랜지스터 구조 및 SOI BiCMOS에 제공되는 CMOS의 제조 단계를 설명하는 개략적인 단면도이다.
본 발명에 따르면, SOI 상의 바이폴라 트랜지스터는 기판, 그 기판 상의 절연층, 제1 도전형의 저농도 도핑 영역과 적어도 하나의 제1 도전형의 인접 고농도 도핑 영역 - 상기 저농도 도핑 영역 및 상기 인접 고농도 도핑 영역은 콜렉터로서 작용함 - 을 갖추고 상기 절연층 상의 제1 단결정 반도체층, 상기 제1 반도체층의 저농도 도핑 영역 위에 형성되어 베이스로서 작용하는 제2 도전형의 제2 패턴 반도체층 및 상기 제2 반도체층 위에 있고 에미터로서 작용하는 제1 도전형의 제3 패턴 반도체층으로 이루어지고, 콜렉터의 제1 도전형의 저농도 도핑 영역은 상기 제1 반도체층을 통과하여 SOI 아래의 절연층에 이르는 이동 전하를 완전히 공핍시킬 수 있는 불순물 농도를 가진다.
본 발명은 또한 SOI 위에 전술한 구조인 npn 및 pnp 바이폴라 트랜지스터 모두를 갖춘 집적 회로 칩을 제공한다.
본 발명은 또한 SOI 위에 전술한 구조인 npn 및 pnp 바이폴라 트랜지스터 중에서 어느 하나 또는 양자 모두를 갖추고 SOI의 절연층까지 하방 연장되는 소오스 및 드레인 영역을 구비하는 p-채널 MOSFET 및 n-채널 MOSFET을 포함하는 집적회로 칩을 제공한다.
본 발명은 또한 기판, 그 기판 상의 절연층, 제1 도전형의 저농도 도핑 영역 및 적어도 하나의 제1 도전형의 인접 고농도 도핑 영역 - 상기 저농도 도핑 영역 및 상기 인접 고농도 도핑 영역은 콜렉터로서 작용하고, 상기 저농도 도핑 영역의 상부 영역은 제2 도전형으로 역도핑되어 베이스로서 작용함 - 을 갖추고 상기 절연층 상의 제1 단결정 반도체층, 상기 제1 반도체층의 역도핑된 영역 위에 형성되어 외인성 베이스로서 작용하는 제2 도전형의 제2 패턴 반도체층 및 상기 제1 반도체층의 역도핑된 영역 위에 있고 에미터로서 작용하는 제1 도전형의 제3 패턴 반도체층으로 이루어지고, 상기 제1 반도체층에서 제1 도전형의 저농도 도핑 영역은 제1 반도체층을 통과하여 SOI 하부의 절연층에 이르는 이동 전하를 완전히 공핍시킬 수 있는 불순물 농도를 가지는 것인 SOI 상의 바이폴라 트랜지스터를 제공한다.
본 발명은 또한 SOI 위에 전술한 구조인 npn 및 pnp 바이폴라 트랜지스터 모두를 갖춘 집적 회로 칩을 제공한다.
본 발명은 또한 SOI 위에 전술한 구조인 npn 및 pnp 바이폴라 트랜지스터 중에서 어느 하나 또는 양자 모두를 갖추고 SOI의 절연층까지 하방 연장되는 소오스 및 드레인 영역을 구비하는 p-채널 MOSFET 및 n-채널 MOSFET을 포함하는 집적회로 칩을 제공한다.
본 발명은 종래의 장치보다 훨씬 작은 베이스-콜렉터 접합 커패시턴스를 가지고 고농도 도핑 서브콜렉터층을 필요로하지 않는 완전 공핍 콜렉터 SOI 종형 바이폴라 트랜지스터를 제공한다.
본 발명은 통상적으로 200nm 보다 작은 얇은 실리콘형을 갖는 SOI를 사용하고, 따라서 고속 SOI BiCMOS을 제작하기 위하여 이 얇은 실리콘을 이용하는 고속 SOI CMOS 장치와 쉽게 호환가능한 SOI 바이폴라 트랜지스터 구조를 제공한다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 상술한 본 발명의 특징, 목적 및 효과와 이와 다른 특징, 목적 및 효과를 상세히 설명한다.
도 6은 완전 공핍 콜렉터 SOI npn 바이폴라 트랜지스터(10)의 기본적인 구조를 도시하고 있다. 바이폴라 트랜지스터(10)는 n+형 반도체의 에미터(12), p형 반도체의 베이스(14) 및 공핍된 n 콜렉터 영역(18)과 준중성 n 콜렉터 영역(20)을 포함하는 콜렉터(16)를 갖추고 있다. 준중성 n 콜렉터 영역(20)에 인접한 n+형 반도체 영역(22)은 회로 배선으로의 전기적 접속을 위한 낮은 임피던스 리치쓰루(reachthrough)를 제공한다. 도 6에 도시된 바와 같이, 에미터(12)는 베이스(14) 위에 있다. 베이스(14)는 콜렉터 영역(18) 위에 있고 콜렉터 영역(20)과는 접해 있지 않다. 콜렉터 영역(20)은 콜렉터 영역(18) 및 n+형 반도체 영역 즉, 리치쓰루 영역(22) 사이에 있다. 콜렉터 영역(18,20) 및 n+형 반도체 영역(22)은 매립 산화물층(26) 위에 있다. 매립 산화물층(26)은 기판(28) 위에 있다. 절연체상 실리콘(30)은 반도체 영역(14,18,20,22), 매립 산화물층(26) 및 기판(28)으로 이루어진다. 바이폴라 트랜지스터(10)로의 전기적 접속은 에미터(12), 베이스(14) 및 반도체 영역(22)을 경유하여 콜렉터(16)에 각각 연결된 리드선(32,34,36)으로의 접속을 통하여 이루어질 수 있다.
도 6은 베이스 영역(14) 하부에 준중성 콜렉터 영역이 존재하지 않다는 것을 보여 주고 있다. 베이스(14) 하부에 있는 콜렉터 영역(18)은 완전히 공핍된다. 베이스 영역(14) 및 SOI(30)의 매립 산화물층(26) 사이에는 공간 전하 영역만이 존재한다. 완전 공핍 콜렉터 영역(18)[공간 전하 영역] 및 콜렉터 리치쓰루 영역(22) 사이에 작은 준중성 콜렉터 영역(20)이 수평 방향으로 존재한다. 종래의 기술에서 사용되는 n+형 서브콜렉터층이 필요하지 않다. n+형 리치쓰루 영역(22), 준중성 콜렉터 영역(20) 및 완전 공핍 콜렉터 영역(18)은 모두 SOI(30)의 매립 산화물층(26)의 상부에 있다.
이러한 완전 공핍 콜렉터 SOI 바이폴라 트랜지스터(10)에 있어서 전자 전류의 경로는 도 7에서 화살표(40)로써 표시되어 있다. 전자는 에미터(12)로부터 베이스(14)를 가로질러 콜렉터(16)의 공간 전하 영역(18)으로 들어간다. 공간 전하 영역(18)으로 일단 들어가면, 전자는 공간 전하 영역 내의 전기장을 따라 콜렉터(16)의 준중성 영역(20)쪽으로 약간 횡방향 이동한다. 거기서부터, n+형 리치쓰루 영역(22)이 전자 전류를 반도체 표면으로 운반한다. 상기 전자들은 공간 전하 영역(18)을, 도 2에 나타난 종래의 종형 바이폴라 트랜지스터와 같이 수직 방향이 아닌, 어느 정도는 횡방향으로 횡단하기 때문에, n+형 서브콜렉터층이 필요하지 않다. 도 8은 전자의 경로에 따른 에너지 밴드도를 도시하고 있다. 위치 A는 에미터 접점(32)을 가리킨다. 위치 A'는 전자가 SOI(30)의 매립 산화물층(26)에 도달하는 지점을 가리킨다. 위치 A"는 전자가 콜렉터(16)의 준중성 영역(20)에 도달하는 지점을 가리킨다.
도1, 도 4 또는 도 5에서 나타난 것과 같은 종래의 종형 바이폴라 트랜지스터의 경우에, 베이스-콜렉터 접합 정전 용량은 통상의 베이스-콜렉터 다이오드 공간 전하층 캐패시터에 의하여 정해진다. 본 발명의 완전 공핍 콜렉터 SOI 바이폴라 트랜지스터(10)의 경우에, 베이스-콜렉터 접합 정전 용량은 직렬 연결된 2개의 캐패시터에 의하여 정해지는데, 이것들은 수직 공간 전하층 캐패시터 및 매립 산화물층 캐패시터이다. 직렬 연결된 2개의 캐패시터의 경우에, 그 결합 정전 용량은 주로 2개의 캐패시터 중에서 작은 것에 의해 결정된다. 따라서, 완전 공핍 콜렉터 SOI 트랜지스터의 베이스-콜렉터 접합 정전 용량은 주로 매립 산화물층 캐패시터에 의해 결정된다. 이 정전 용량은 종래의 종형 바이폴라 트랜지스터의 베이스-콜렉터 접합 정전 용량보다 훨씬 작다.
한 가지 실시예로서, 2x1017cm-3의 도핑 농도를 가지는 콜렉터와 3V의 베이스-콜렉터 역바이어스 전압을 가지는 종형 바이폴라 트랜지스터를 고려하자. 베이스-콜렉터 다이오드 공간 전하 영역의 폭은 약 160nm이다. 이 폭은 고속 SOI CMOS 장치의 실리콘층의 두께와 동일하다. 따라서, 완전 공핍 콜렉터 바이폴라 트랜지스터(10)는 고속 SOI BiCMOS 제작용 고속 SOI CMOS와 쉽게 호환 가능하다.
본 발명의 완전 공핍 콜렉터 SOI 바이폴라 트랜지스터(10)는 통상적으로 사용되는 바이폴라 트랜지스터 구조 및 공정으로 구현될 수 있다. 따라서, 이것은 이중 폴리실리콘 자기 정렬 또는 이중 폴리실리콘 비자기 정렬이 될 수 있다. 진성 베이스층은 실리콘의 에피택셜 증착 또는 SOI(30)의 절연체(26) 상의 실리콘층에의 이온 주입으로 형성될 수 있다. 베이스(14)용으로 에피택셜하게 증착된 실리콘에 있어서, 증착에 게르마늄(Ge)이 첨가되여 SiGe 베이스 바이폴라 트랜지스터(10)가 형성될 수 있다.
도 9 내지 도 18은 진성 베이스를 형성하기 위하여 이중 폴리실리콘 비자기 정렬 구조 및 실리콘의 에피택셜 증착 또는 SiGe 합금을 이용하는 완전 공핍 콜렉터 SOI 바이폴라 트랜지스터(10)의 제작 공정에 대해 설명하고 있다. 도 9에 나타난 시작 SOI 웨이퍼는 통상의 SOI 제작 공정 중 어느 하나에 의하여 준비될 수 있다. 분리 산화물 영역은 통상의 실리콘 마스크 산화 처리 공정 또는 실리콘 트렌치를 에칭하는 단계에 이은 산화물에 대한 트렌치 충진 및 화학 기계적 연마를 이용한 평탄화 단계를 포함하는 통상의 얕은 트렌치 분리 공정으로 형성될 수 있다. 도 10에 그 결과로 형성된 구조가 설명되어 있다. 이어서, 블랭킷 이온 주입 단계가 수행되어 n형 콜렉터 영역(16)을 도핑한다. 이 주입 단계는 트랜지스터가 회로 응용에 사용될 때 n형 콜렉터 영역(16)이 완전히 공핍될 수 있는 농도로 제공된다. 예컨대, 실리콘층 두께가 100nm이고 베이스-콜렉터 다이오드의 역 바이어스 전압이 3V인 경우에, 평균 도핑 농도가 3x1017cm-3보다 작으면 콜렉터 영역은 확실히 완전 공핍된다. 마스크 주입 단계를 이용하여 콜렉터 영역(16)을 에워싸는 것처럼 보이는 리치쓰루 영역(22)을 보다 고농도로 도핑한다. 이것은 도 11에 도시되어 있다. 절연체층, 예컨대 산화층을 증착 또는 형성한다. 베이스 접촉 폴리실리콘층의 일부를 형성하게 될 고농도 도핑된 p-형 폴리실리콘층(52)을 증착한다. 이것은 도 12에 도시어 있다. 베이스 영역 윈도우는 도 13에 나타난 바와 같이 에칭되어 개구된다.
이어서, 콜렉터(16) 상에 실리콘층(54)을 성장하거나 에피택셜하게 증착한다. 단결정 베이스 윈도우 영역 상에 증착된 실리콘층(54)은 결정 상태이고 바이폴라 트랜지스터의 진성 베이스를 형성하나, 폴리실리콘 영역(52) 상에 증착된 실리콘층(54)은 다결정 상태이고 단지 폴리실리콘층(52)의 두께를 증가시킨다. 상기 진성 베이스는 p형으로 도핑된다. 상기 도핑은 증착된 실리콘층(54)에 보론을 주입하거나 또는 증착 도중에 실리콘층(54)을 인-시튜로 도핑함으로써 행해질 수 있다. 증착하는 도중에 실리콘층(54)에 게르마늄을 첨가하는 경우, 그 결과로서 생기는 트랜지스터는 SiGe-베이스 바이폴라 트랜지스터가 될 것이다. 이어서, 절연체층(56), 예컨대 산화물층을 증착한다. 이것은 도 14에 도시되어 있다. 도 15에 도시된 바와 같이 베이스 폴리실리콘층(54)을 패터닝하고, 이어서 에칭된 폴리실리콘(54)의 수직 표면 상에 측벽(sidewall) 산화물(57)을 형성하기 위한 산화물 증착 및 반응성 이온 에칭을 한다. 도 16에 도시된 바와 같이, 에미터 윈도우는 에칭되어 개구된다. 도 17에 도시된 바와 같이, n+ 폴리실리콘 에미터(58)를 형성한다. 이어서, 베이스 및 콜렉터에 대한 접촉 윈도우가 에칭되어 개구된다. 도 18은 완성된 트랜지스터의 단면도를 보여준다. 도 19는 완성된 트랜지터의 윗면에 대한 개략도를 보여준다.
도 20 내지 도 27은 진성 베이스 영역을 형성하기 위해 이온 주입법을 이용하여, 이중 폴리실리콘 자기 정렬된 바이폴라 트랜지스터의 제작 방법을 도시하고 있다. 도 20에 나타난 시작 SOI 웨이퍼(30)는 통상 SOI 준비 공정 모두에서 준비될 수 있다. 분리 산화물은 보통의 실리콘 마스크 산화 처리 공정 또는 실리콘 트렌치를 에칭하는 단계에 이은 산화물에 의한 트렌치를 충진하는 단계 및 화학 기계적 연마 공정을 이용한 평탄화 단계를 포함하는 통상의 얕은 트렌치 분리 공정으로 형성될 수 있다. 이것은 도 21에 도시되어 있다. 이어서, 블랭킷 이온 주입 단계가 수행되어 n형 콜렉터 영역(16)을 도핑한다. 상기 주입 단계는 트랜지스터가 회로 응용에 사용되는 경우에, n형 콜렉터 영역(16)을 완전히 공핍시킬 수 있는 농도로 제공된다. 마스크 주입 단계를 사용하여 콜렉터 영역(16)을 에워싸고 있는 것처럼 보이는 리치쓰루 영역(22) 보다 고농도로 도핑한다. 절연체층, 예컨대 산화물층(60)을 증착하거나 형성한다. 베이스 윈도우가 에칭되어 개구된다. 이것은 도 23에 도시되어 있다. 고농도의 p형 폴리실리콘층(62)을 증착한다. 이 폴리실리콘층(62)은 베이스 폴리실리콘 접촉층을 형성한다. 이것은 증착 도중에 인-시튜로 도핑되거나 도핑되지 않은 폴리실리콘층에 이온을 주입함으로써 도핑될 수 있다. 이어서, 절연체층(64), 예컨대 산화물층을 증착하거나 형성한다. 이것은 도 24에 설명되어 있다. 베이스 폴리실리콘층(62)을 패터닝하고 수직 에칭된 표면상에 측벽 절연체층(66)을 형성한다. 열어닐링 공정을 수행하여 p형 불순물을 폴리실리콘층(62)으로부터 단결정 영역으로 주입함으로써 p+영역(68,69)을 형성한다. 이러한 p+영역(68,69)은 이후에 형성될 p형 진성 베이스 영역로의 연결에 이용된다. 이것은 도 25에 도시되어 있다. 진성 베이스 영역(70)은 보론을 주입하여 형성된다. 이어서, n+ 폴리실리콘 에미터(72)를 형성한다. 이것은 도 26에 도시되어 있다. 그다음에, 베이스 접점(74) 및 콜렉터 접점(76)이 에칭되어 개구된다. 이것으로 이중 폴리실리콘 자기 정렬된 이온 주입 베이스를 가진 완전 공핍 콜렉터 SOI npn 바이폴라 트랜지스터(72)의 제작이 완료되며, 이것은 도 27에 도시되어 있다.
또한, 완전 공핍 콜렉터 SOI npn 바이폴라 트랜지스터는 반대형의 불순물을 사용하는 것을 제외하고 도 9 내지 도 19 및 도 20 내지 도 27에서 설명된 공정으로 제작될 수 있다는 점에 주목해야한다. 더욱이, 종형 npn 및 pnp 바이폴라 트랜지스터 모두를 SOI(30)의 동일한 실리콘층 상에 제작함으로써 상보형 바이폴라 회로에 이용될 수 있다.
어떠한 완전 공핍 콜렉터 SOI 바이폴라 트랜지스터도 SOI CMOS 장치와 집적하여 SOI BiCMOS를 형성할 수 있다. 이것은 완전 공핍 콜렉터 SOI 바이폴라 트랜지스터의 실리콘층 두께가 고속 SOI CMOS 장치의 실리콘 두께와 동일하게 제작될 수 있기 때문이다. 설명을 간단히 하기 위하여, 여기서 도 18 및 도 19에 나타난 종형 npn 바이폴라 트랜지스터구조 및 CMOS 장치를 집적하는 공정만을 설명하며, 이는 도 28 내지 도 39에 도시되어 있다. 도 28에 도시된 것처럼, 시작 SOI 웨이퍼는 모든 통상의 SOI 제작 공정을 통해 준비될 수 있다. 분리 산화물은 보통의 실리콘 마스크 산화 처리 공정 또는 실리콘 트렌치를 에칭하는 단계에 이은 산화물에 의한 트렌치를 충진하는 단계 및 화학 기계적 연마 공정을 이용한 평탄화 단계를 포함하는 통상의 얕은 트렌치 분리 공정으로 형성될 수 있다. 이것은 도 29에 도시되어 있다. 이 공핍된 n형 콜렉터 영역(16)은 마스크 이온 주입법으로 형성된다. 바이폴라 트랜지스터의 n+형 리치쓰루 영역(22)은 마스크 이온 주입법으로 형성된다. n-채널 MOSFET 및 p-채널 MOSFET의 각 영역(82,84) 역시 마스크 이온 주입법으로 형성된다. 바이폴라 트랜지스터 영역을 절연시키기 위해 절연체층(86), 예컨대 산화물층 형성되고 패터닝된다. 이것은 도 30에 도시되어 있다. 이어서, 도 31에서 나타난 것처럼 CMOS 장치의 게이트 절연체(87,88)를 형성한다. 도 32에 도시된 바와 같이 도핑되지 않은 폴리실리콘층(90)을 증착한다. 이 폴리실리콘층(90)은 바이폴라 트랜지스터를 형성하는 단계가 실행되는 동안에 게이트 절연체(87,88)를 보호하는 데 이용된다. 폴리실리콘층(90)은 p형으로 고농도 도핑되어 베이스 폴리실리콘 접촉층(91)으로 이용된다. 이것은 도 33에 도시되어 있다. 34에 도시된 봐와 같이, 베이스 윈도우(92)를 도 에칭되어 개구된다. 실리콘층(94)을 에피택셜하게 증착하여 베이스 윈도우(92)의 실리콘 위에는 단결정 실리콘을 그리고 폴리실리콘층(90,91) 위에 다결정 실리콘을 형성한다. 이 증착된 실리콘층(94)의 단결정 부분은 바이폴라 트랜지스터의 베이스층을 형성한다. 다결정 부분은 단지 폴리실리콘층(90)의 두께를 증가시킨다. 이 두꺼워진 폴리실리콘층(90,94)은 바이폴라 트랜지스터의 베이스 폴리실리콘 접촉층 및 CMOS 장치의 게이트 폴리실리콘층을 형성한다. 이것은 도 35에서 도시되어 있다. 도 36에 도시된 바와 같이 절연체층(96), 예컨대 산화물층이 증착된다. 이어서, 절연체층(96) 및 폴리 실리콘층(90,94)은 반응성 이온 에칭으로 패터닝되어 폴리실리콘 베이스 접촉 구조를 형성한다. 산화물층을 증착하고 이를 에칭하여 산화물 측벽(98)을 형성함으로써 종형 폴리실리콘 표면(91,94 및 90,94)을 절연시킨다. 그 다음에 에미터 윈도우(99)가 에칭되어 개구되고, n+ 도핑된 폴리실리콘층(102)이 증착되고 패터닝되어 폴리실리콘 에미터를 형성한다. 이것은 도 37에 도시되어 있다. 이어서, CMOS 장치의 게이트 폴리실리콘(90,94)을 패터닝하고, 측벽 절연체(104)를 게이트 폴리실리콘의 수직 표면 위에 형성한다. 이어서, 게이트 폴리실리콘(90,94), 소오스 영역(106) 및 드레인 영역(107,109)을 이온 주입법으로 도핑한다. 이것은 도 38에 도시되어 있다. 이어서, 바이폴라 트랜지스터의 베이스 및 콜렉터 각각에 대한 접점(112,114)이 에칭되어 개구된다. 바이폴라 트랜지스터의 평면도는 도 19와 유사하다. 이것으로 BiCMOS 장치의 제작을 완료한다.
도면에서 유사한 소자 또는 구성요소는 유사하고 그에 대응하는 참조 번호로 지칭되었다는 점에 주목해야한다.
절연체 위에 완전히 공핍된 콜렉터 영역이 있고 n+ 서브콜렉터가 필요없는 바이폴라 트랜지스터 구조를 설명하고 도시하였으나, 첨부된 특허 청구 범위에 의해 한정되는 본 발명의 범위를 벗어나는 일없이 변경 및 수정이 가능한다는 것은 이 분야에 통상의 지식을 가진 자에게 명백할 것이다.
본 발명에 따르면 종래의 장치보다 훨씬 작은 베이스-콜렉터 접합 커패시턴스를 가지고 고농도 도핑 서브콜렉터층을 요구하지 않는 완전 공핍 콜렉터 SOI 종형 바이폴라 트랜지스터를 제공할 수 있다.
본 발명에 따르면 통상적으로 200nm 보다 작은 얇은 실리콘 SOI를 이용하고, 고속 SOI BiCMOS을 제작하기 위하여 이 얇은 실리콘을 이용하는 고속 SOI CMOS 장치와 쉽게 호환가능한 SOI 바이폴라 트랜지스터 구조를 제공할 수 있다.

Claims (17)

  1. 바이폴라 트랜지스터에 있어서,
    기판과,
    상기 기판 상의 절연층과,
    제1 도전형의 저농도 도핑 영역과 적어도 하나의 상기 제1 도전형의 인접 고농도 도핑 영역 - 상기 저농도 도핑 영역과 상기 인접 고농도 도핑 영역은 콜렉터로서 작용함 - 을 가지며 상기 절연층 위에 놓인 제1 단결정 반도체층과,
    상기 제1 반도체층의 상기 저농도 도핑 영역 위에 형성되어 베이스로서 작용하는 제2 도전형의 제2 패턴 반도체층과,
    상기 제2 반도체층 위에 있어 에미터로서 작용하는 상기 제1 도전형의 제3 패턴 반도체층을 포함하고,
    상기 제1 도전형의 상기 저농도 도핑 영역은 상기 제1 도전형 반도체층을 통과하여 상기 절연층까지 이동 전하를 완전히 공핍시키는 불순물 농도를 가지는 것인 바이폴라 트랜지스터.
  2. 제1항에 있어서, 상기 제1 단결정 반도체층 두께의 범위는 30 내지 1000nm 내인 것인 바이폴라 트랜지스터.
  3. 바이폴라 트랜지스터에 있어서,
    기판과,
    상기 기판 상의 절연층과,
    제1 도전형의 저농도 도핑 영역 및 적어도 하나의 상기 제1 도전형의 인접 고농도 도핑 영역 - 상기 저농도 도핑 영역 및 상기 인접 고농도 도핑 영역은 콜렉터로서 작용하고, 상기 저농도 도핑 영역의 상부 영역은 베이스로서 작용하도록 제2 도전형으로 역도핑됨 - 을 가지며 상기 절연층 위에 놓인 제1 단결정 반도체층과,
    상기 제1 반도체층의 상기 역도핑 영역 위에 형성되어 외인성 베이스로서 작용하는 상기 제2 도전형의 제2 패턴 반도체층과,
    상기 제1 반도체층의 상기 역도핑 영역 위에 놓여 에미터로서 작용하는 상기 제1 도전형의 제3 패턴 반도체층을 포함하고,
    상기 제1 도전형의 상기 저농도 도핑 영역은 상기 제1 도전형 반도체층을 통과하여 상기 절연층까지 이동 전하를 완전히 공핍시키는 불순물 농도를 가지는 것인 바이폴라 트랜지스터.
  4. 제3항에 있어서, 상기 제1 단결정 반도체층 두께의 범위는 80 내지 1050nm 내인 것인 바이폴라 트랜지스터.
  5. 제1항에 있어서, 상기 제2 패턴 반도체층은 실리콘 게르마늄 합금인 것인 바이폴라 트랜지스터.
  6. 집적 회로 칩에 있어서,
    제1 도전형 도핑 영역은 n형이고 제2 도전형 도핑 영역은 p형인 제1항에 기재된 제1종 바이폴라 트랜지스터와,
    제1 도전형 도핑 영역은 p형이고 제2 도전형 도핑 영역은 n형인 제1항에 기재된 제2종 바이폴라 트랜지스터를 포함하고,
    상기 제1종 바이폴라 트랜지스터의 기판 및 상기 제2종 바이폴라 트랜지스터의 기판은 동일한 것이고,
    상기 제1종 바이폴라 트랜지스터의 상기 기판 상의 절연층 및 상기 제2종 바이폴라 트랜지스터의 상기 기판 상의 절연층은 동일한 것인 집적 회로 칩.
  7. 집적 회로 칩에 있어서,
    제1 도전형 도핑 영역은 n형이고 제2 도전형 도핑 영역은 p형인 제3항에 기재된 제1종 바이폴라 트랜지스터와,
    제1 도전형 도핑 영역은 p형이고 제2 도전형 도핑 영역은 n형인 제3항에 기재된 제2종 바이폴라 트랜지스터를 포함하고,
    상기 제1종 바이폴라 트랜지스터의 기판 및 상기 제2종 바이폴라 트랜지스터의 기판은 동일한 것이고,
    상기 제1종 바이폴라 트랜지스터의 상기 기판 상의 절연층 및 상기 제2종 바이폴라 트랜지스터의 상기 기판 상의 절연층은 동일한 것인 집적 회로 칩.
  8. 집적 회로 칩에 있어서,
    제1항, 제3항 또는 제5항 중 어느 하나의 항에 기재된 바이폴라 트랜지스터와,
    상기 바이폴라 트랜지스터의 기판 상의 절연층까지 하방 연장되어 형성된 소오스 및 드레인을 구비하는 p-채널 MOSFET 및 n-채널 MOSFET을 포함하는 집적 회로 칩.
  9. 집적 회로 칩에 있어서,
    제1 도전형 도핑 영역은 n형이고 제2 도전형 도핑 영역은 p형인 제1항에 기재된 제1종 바이폴라 트랜지스터 및 제1 도전형 도핑 영역은 p형이고 제2 도전형 도핑 영역은 n형인 제1항에 기재된 제2종 바이폴라 트랜지스터와,
    상기 바이폴라 트랜지스터의 기판 상의 절연층까지 하방 연장되어 형성된 소오스 및 드레인을 구비하는 p-채널 MOSFET 및 n-채널 MOSFET을 포함하고,
    상기 제1종 바이폴라 트랜지스터의 기판 및 상기 제2종 바이폴라 트랜지스터의 기판은 동일한 것이고,
    상기 제1종 바이폴라 트랜지스터의 상기 기판 상의 절연층 및 상기 제2종 바이폴라 트랜지스터의 상기 기판 상의 절연층은 동일한 것인 집적 회로 칩.
  10. 집적 회로 칩에 있어서,
    제1 도전형 도핑 영역은 n형이고 제2 도전형 도핑 영역은 p형인 제3항에 기재된 제1종 바이폴라 트랜지스터 및 제1 도전형 도핑 영역은 p형이고 제2 도전형 도핑 영역은 n형인 제3항에 기재된 제2종 바이폴라 트랜지스터와,
    상기 바이폴라 트랜지스터의 기판 상의 절연층까지 하방 연장되어 형성된 소오스 및 드레인을 구비하는 p-채널 MOSFET 및 n-채널 MOSFET을 포함하고,
    상기 제1종 바이폴라 트랜지스터의 기판 및 상기 제2종 바이폴라 트랜지스터의 기판은 동일한 것이고,
    상기 제1종 바이폴라 트랜지스터의 상기 기판 상의 절연층 및 상기 제2종 바이폴라 트랜지스터의 상기 기판 상의 절연층은 동일한 것인 집적 회로 칩.
  11. 절연층 및 상기 절연층 상의 제1 단결정 반도체층이 배치된 기판을 선택하는 단계와,
    상기 제1 반도체층에서 제1 도전형의 저농도 도핑 영역 및 적어도 하나의 상기 제1 도전형의 인접 고농도 도핑 영역 - 상기 저농도 도핑 영역 및 상기 인접 고농도 도핑 영역은 콜렉터로서 작용함 - 을 형성하는 단계와,
    상기 제1 반도체층의 상기 저농도 도핑 영역 위에 형성되어 베이스로서 작용하는 상기 제2 도전형의 제2 패턴 반도체층을 형성하고 패터닝하는 단계와,
    상기 제2 반도체층 위에 있어 에미터로서 작용하는 상기 제1 도전형의 제3 패턴 반도체층을 형성하고 패턴닝하는 단계를 포함하고,
    상기 제1 도전형의 상기 저농도 도핑 영역은 상기 제1 반도체층을 통과하여 상기 절연층까지 이동 전하를 완전히 공핍시키는 불순물 농도를 가지는 것인 바이폴라 트랜지스터 형성 방법.
  12. 절연층 및 상기 절연층 상의 제1 단결정 반도체층이 배치된 기판을 선택하는 단계와,
    상기 제1 반도체층에서 제1 도전형의 저농도 도핑 영역 및 적어도 하나의 상기 제1 도전형의 인접 고농도 도핑 영역 - 상기 저농도 도핑 영역 및 상기 인접 고농도 도핑 영역은 콜렉터로서 작용하고, 상기 저농도 도핑 영역의 상부 영역은 베이스로서 작용하도록 제2 도전형으로 역도핑됨 - 을 형성하는 단계와,
    상기 제1 반도체층의 상기 역도핑된 영역 위에 형성되어 외인성 베이스로서 작용하는 상기 제2 도전형의 제2 패턴 반도체층을 형성하고 패터닝하는 단계와,
    상기 제1 반도체층의 상기 역도핑된 영역 위에 있어 에미터로서 작용하는 상기 제1 도전형의 제3 패턴 반도체층을 형성하고 패터닝하는 단계를 포함하고,
    상기 제1 도전형의 상기 저농도 도핑 영역은 상기 제1 반도체층을 통하여 상기 절연층까지 이동 전하를 완전히 공핍시키는 불순물 농도를 가지는 것인 바이폴라 트랜지스터의 형성 방법.
  13. 제1 도전형 도핑 영역은 n형이고 제2 도전형 도핑 영역은 p형인 제1항에 기재된 제1종 바이폴라 트랜지스터를 형성하는 단계와,
    제1 도전형 도핑 영역은 p형이고 제2 도전형 도핑 영역은 n형인 제1항에 기재된 제2종 바이폴라 트랜지스터를 형성하는 단계를 포함하고
    상기 제1종 바이폴라 트랜지스터의 기판 및 상기 제2종 바이폴라 트랜지스터의 기판은 동일한 것이고,
    상기 제1종 바이폴라 트랜지스터의 상기 기판 상의 절연층 및 상기 제2종 바이폴라 트랜지스터의 상기 기판 상의 절연층은 동일한 것인 집적 회로 칩 형성 방법.
  14. 제1 도전형 도핑 영역은 n형이고 제2 도전형 도핑 영역은 p형인 제3항에 기재된 제1종 바이폴라 트랜지스터를 형성하는 단계와,
    제1 도전형 도핑 영역은 p형이고 제2 도전형 도핑 영역은 n형인 제3항에 기재된 제2종 바이폴라 트랜지스터를 형성하는 단계를 포함하고,
    상기 제1종 바이폴라 트랜지스터의 기판 및 상기 제2종 바이폴라 트랜지스터의 기판은 동일한 것이고,
    상기 제1종 바이폴라 트랜지스터 상의 절연층 및 상기 제2종 바이폴라 트랜지스터 상의 절연층은 동일한 것인 집적 회로 칩의 형성 방법.
  15. 제1항, 제3항 또는 제5항 중 어느 하나의 항에 기재된 바이폴라 트랜지스터를 형성하는 단계와,
    상기 바이폴라 트랜지스터의 기판 상의 절연층까지 하방 연장되어 형성된 소오스 및 드레인을 구비하는 p-채널 MOSFET 및 n-채널 MOSFET을 형성하는 단계를 포함하는 집적 회로 칩의 형성 방법.
  16. 제1 도전형 도핑 영역은 n형이고 제2 도전형 도핑 영역은 p형인 제1항에 기재된 제1종 바이폴라 트랜지스터를 형성하는 단계와,
    제1 도전형 도핑 영역은 p형이고 제2 도전형 도핑 영역은 n형인 제1항에 기재된 제2종 바이폴라 트랜지스터를 형성하는 단계와,
    상기 바이폴라 트랜지스터의 기판 상의 절연층까지 하방 연장되어 형성된 소오스 및 드레인을 구비하는 p-채널 MOSFET 및 n-채널 MOSFET을 형성하는 단계를 포함하고,
    상기 제1종 바이폴라 트랜지스터의 기판 및 상기 제2종 바이폴라 트랜지스터의 기판은 동일한 것이고,
    상기 제1종 바이폴라 트랜지스터의 상기 기판 상의 절연층 및 상기 제2종 바이폴라 트랜지스터의 상기 기판 상의 절연층은 동일한 것인 집적 회로 칩의 형성 방법.
  17. 제1 도전형 도핑 영역은 n형이고 제2 도전형 도핑 영역은 p형인 제3항에 기재된 제1종 바이폴라 트랜지스터를 형성하는 단계와,
    제1 도전형 도핑 영역은 p형이고 제2 도전형 도핑 영역은 n형인 제3항에 기재된 제2종 바이폴라 트랜지스터를 형성하는 단계와,
    상기 바이폴라 트랜지스터의 기판 상의 절연층까지 하방 연장되어 형성된 소오스 및 드레인을 구비하는 p-채널 MOSFET 및 n-채널 MOSFET을 형성하는 단계를 포함하고,
    상기 제1종 바이폴라 트랜지스터의 기판 및 상기 제2종 바이폴라 트랜지스터의 기판은 동일한 것이고,
    상기 제1종 바이폴라 트랜지스터의 상기 기판 상의 절연층 및 상기 제2종 바이폴라 트랜지스터의 상기 기판 상의 절연층은 동일한 것인 집적 회로 칩의 형성 방법.
KR10-2001-0064169A 2000-10-20 2001-10-18 단독으로 또는 ＳＯＩ ＢｉＣＭＯＳ에서 유용하게 이용될수 있는 완전 공핍 콜렉터 절연체상 실리콘 바이폴라트랜지스터 KR100413751B1 (ko)

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US60/242,339 2000-10-20
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US09/757,965 US6849871B2 (en) 2000-10-20 2001-01-10 Fully-depleted-collector silicon-on-insulator (SOI) bipolar transistor useful alone or in SOI BiCMOS

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