JPH08213493A - Ｓｏｉ基板上のバイポーラトランジスタ及びその製造方法 - Google Patents
Ｓｏｉ基板上のバイポーラトランジスタ及びその製造方法Info
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- JPH08213493A JPH08213493A JP32505095A JP32505095A JPH08213493A JP H08213493 A JPH08213493 A JP H08213493A JP 32505095 A JP32505095 A JP 32505095A JP 32505095 A JP32505095 A JP 32505095A JP H08213493 A JPH08213493 A JP H08213493A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
Abstract
(57)【要約】
【課題】 ＣＭＯＳプロセスで適切に形成することので
きるＳＯＩ基板上のバイポーラトランジスタ及びその製
造方法を提供する。。 【解決手段】 ＳＯＩ基板のボディーシリコン層内のメ
サ４内に連続しているエミッタ領域１、ベース領域３及
びコレクタ領域２を、またそれらの両側面にベース端子
領域７を有するバイポーラトランジスタを形成し、その
際ＭＯＳＦＥＴに用いられるゲート電極形のポリシリコ
ン層５の条片状部分をベース領域３上に設け、この層を
ベース領域３と同じ導電形にドープし、ベース端子領域
７と共に接触部８を設ける。このポリシリコン層５がベ
ースと同じドーピングであるため、ベース領域内にごく
薄い空乏帯域が形成され、その結果エミッタ−コレクタ
電流に最大限の断面積が提供される。
きるＳＯＩ基板上のバイポーラトランジスタ及びその製
造方法を提供する。。 【解決手段】 ＳＯＩ基板のボディーシリコン層内のメ
サ４内に連続しているエミッタ領域１、ベース領域３及
びコレクタ領域２を、またそれらの両側面にベース端子
領域７を有するバイポーラトランジスタを形成し、その
際ＭＯＳＦＥＴに用いられるゲート電極形のポリシリコ
ン層５の条片状部分をベース領域３上に設け、この層を
ベース領域３と同じ導電形にドープし、ベース端子領域
７と共に接触部８を設ける。このポリシリコン層５がベ
ースと同じドーピングであるため、ベース領域内にごく
薄い空乏帯域が形成され、その結果エミッタ−コレクタ
電流に最大限の断面積が提供される。
Description
【０００１】
【発明の属する技術分野】本発明は特にＣＢｉＣＭＯＳ
プロセスの枠内で製造されるＳＯＩ基板上のバイポーラ
トランジスタ及びその製造方法に関する。
プロセスの枠内で製造されるＳＯＩ基板上のバイポーラ
トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】バイポーラトランジスタとＭＯＳトラン
ジスタをシリコンウェハ上に共通に集積することは、回
路を使用するにあたり両方の技術の利点を使用すること
を可能にする。特にＳＯＩ基板（Ｓｉｌｉｃｏｎ ｏｎ
Ｉｎｓｕｌａｔｏｒ＝絶縁物上シリコン）の場合その
パターン及び製造工程が極めて類似していることから相
補性の横形バイポーラトランジスタ並びにＭＯＳトラン
ジスタの組合せが実現される。ＳＯＩ基板の場合シリコ
ンから成る薄い有効層、いわゆるボディーシリコン層は
絶縁層（例えば酸化物）により残りのシリコン基板（い
わゆるバルク）から分離されている。
ジスタをシリコンウェハ上に共通に集積することは、回
路を使用するにあたり両方の技術の利点を使用すること
を可能にする。特にＳＯＩ基板（Ｓｉｌｉｃｏｎ ｏｎ
Ｉｎｓｕｌａｔｏｒ＝絶縁物上シリコン）の場合その
パターン及び製造工程が極めて類似していることから相
補性の横形バイポーラトランジスタ並びにＭＯＳトラン
ジスタの組合せが実現される。ＳＯＩ基板の場合シリコ
ンから成る薄い有効層、いわゆるボディーシリコン層は
絶縁層（例えば酸化物）により残りのシリコン基板（い
わゆるバルク）から分離されている。
【０００３】ＳＯＩ基板上の横形バイポーラトランジス
タの突起の形成は、ベースを注入マスクにより形成する
際要求するところの多いリソグラフィを必要とするか又
は付加的な処理費用を必要とする。
タの突起の形成は、ベースを注入マスクにより形成する
際要求するところの多いリソグラフィを必要とするか又
は付加的な処理費用を必要とする。
【０００４】
【発明が解決しようとする課題】本発明の課題は、ＣＭ
ＯＳプロセスと両立性をもって形成することのできるＳ
ＯＩ基板上のバイポーラトランジスタ及びその製造方法
を提供することにある。
ＯＳプロセスと両立性をもって形成することのできるＳ
ＯＩ基板上のバイポーラトランジスタ及びその製造方法
を提供することにある。
【０００５】
【課題を解決するための手段】この課題は本発明によ
り、請求項１の特徴を有するバイポーラトランジスタ及
び請求項７の特徴を有するその製造方法により解決され
る。
り、請求項１の特徴を有するバイポーラトランジスタ及
び請求項７の特徴を有するその製造方法により解決され
る。
【０００６】本発明の場合横形バイポーラトランジスタ
はベース領域の表側にこのベース領域と誘電層により電
気的に絶縁されているパターン化層を備えている。この
トランジスタの製造工程は、このパターン化層として同
時に形成されるＭＯＳＦＥＴのゲート電極に用いられる
層の一部を使用する際にＣＭＯＳプロセスと完全に両立
し得るものである。更にこの層はエミッタ及びコレクタ
の自己整合性の注入のためのマスクとして使用される。
マスクとしてのこのパターン化層により遮蔽されている
領域はベースに用いられる基本ドーピングを有してい
る。パターン化層は導電性にドープされており、またで
きるだけ寄生容量を小さくするためその下に配設されて
いるベースの電位と接続されている。このパターン化層
を適切にドーピングすることによりバイポーラトランジ
スタにはコレクタ電流をできるだけ少なく制限するため
できるだけ薄い空乏帯域がベース領域内に存在すること
になる。本発明によるパターン化及びドーピングの適切
な選択によりこのバイポーラトランジスタはＣＭＯＳプ
ロセスと完全に両立し得るものとなる。
はベース領域の表側にこのベース領域と誘電層により電
気的に絶縁されているパターン化層を備えている。この
トランジスタの製造工程は、このパターン化層として同
時に形成されるＭＯＳＦＥＴのゲート電極に用いられる
層の一部を使用する際にＣＭＯＳプロセスと完全に両立
し得るものである。更にこの層はエミッタ及びコレクタ
の自己整合性の注入のためのマスクとして使用される。
マスクとしてのこのパターン化層により遮蔽されている
領域はベースに用いられる基本ドーピングを有してい
る。パターン化層は導電性にドープされており、またで
きるだけ寄生容量を小さくするためその下に配設されて
いるベースの電位と接続されている。このパターン化層
を適切にドーピングすることによりバイポーラトランジ
スタにはコレクタ電流をできるだけ少なく制限するため
できるだけ薄い空乏帯域がベース領域内に存在すること
になる。本発明によるパターン化及びドーピングの適切
な選択によりこのバイポーラトランジスタはＣＭＯＳプ
ロセスと完全に両立し得るものとなる。
【０００７】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
する。
【０００８】本発明によるバイポーラトランジスタで
は、ボディーシリコン層内に環状に電気的に絶縁されて
いる領域が形成される。この領域は例えば図１に覆われ
た輪郭として破線で示されているメサ４により形成可能
である。このメサ４の周囲のボディーシリコン層のシリ
コンはその下にあるＳＯＩ基板の絶縁層まで除去されて
いる。もう１つの方法としてバイポーラトランジスタに
用いられる領域の周囲のボディーシリコン層内にＬＯＣ
ＯＳ絶縁の形成が考えられる。この領域内即ち本実施例
ではメサ４にはベース領域３用の基本ドーピングが行わ
れている。メサの表側には例えばポリシリコンから成る
パターン化層５があり、この層は場合によっては同じプ
ロセスで形成されるＭＯＳＦＥＴのゲート電極に相応し
て誘電層上に施され、パターン化される。バイポーラト
ランジスタの製造時にこのパターン化層５をマスクとし
て使用してエミッタ又はコレクタの導電率のためのドー
パントの注入が図１の一点鎖線で示されている領域１１
に行われる。このようにしてエミッタ領域１及びコレク
タ領域２はベース領域３の横方向に隣接して形成され
る。その際この注入量はもとの基本ドーピングを再ドー
プし、ハッチングを施された領域がこの基本ドーピング
を有するように高いドーピングが選択される。
は、ボディーシリコン層内に環状に電気的に絶縁されて
いる領域が形成される。この領域は例えば図１に覆われ
た輪郭として破線で示されているメサ４により形成可能
である。このメサ４の周囲のボディーシリコン層のシリ
コンはその下にあるＳＯＩ基板の絶縁層まで除去されて
いる。もう１つの方法としてバイポーラトランジスタに
用いられる領域の周囲のボディーシリコン層内にＬＯＣ
ＯＳ絶縁の形成が考えられる。この領域内即ち本実施例
ではメサ４にはベース領域３用の基本ドーピングが行わ
れている。メサの表側には例えばポリシリコンから成る
パターン化層５があり、この層は場合によっては同じプ
ロセスで形成されるＭＯＳＦＥＴのゲート電極に相応し
て誘電層上に施され、パターン化される。バイポーラト
ランジスタの製造時にこのパターン化層５をマスクとし
て使用してエミッタ又はコレクタの導電率のためのドー
パントの注入が図１の一点鎖線で示されている領域１１
に行われる。このようにしてエミッタ領域１及びコレク
タ領域２はベース領域３の横方向に隣接して形成され
る。その際この注入量はもとの基本ドーピングを再ドー
プし、ハッチングを施された領域がこの基本ドーピング
を有するように高いドーピングが選択される。
【０００９】エミッタ領域１、コレクタ領域２及びベー
ス領域３により占められているこの領域の両側に一点鎖
線により囲まれている領域１２内及び有利にはそれと間
隔をおいてベースの導電形の注入が行われ、高度にドー
プされた端子領域７がベース用に形成される。このベー
ス端子領域７上にはそれぞれベース端子用接触部８があ
る。この接触部８は部分的にパターン化層５上に施され
ているので、ボディーシリコン内のベース端子領域７と
その上に施されているパターン化層５は導電接続され、
従って同じ電位にある。パターン化層５にポリシリコン
を使用する場合注入されるドーパントを活性化するため
の熱処理により、注入により領域１２内に入れられる高
密度のドーピングが領域１２内にあるパターン化層５の
部分から極めて迅速にベース領域３上にあるパターン化
層５の狭い部分に拡散されるように配慮され、その結果
ベース領域３上のこのパターン化層５の部分はベース領
域３のドーピングと同じ符号のドーピングを有すること
になる。このことは通常ゲート電極がその下にあるチャ
ネル領域と反対の導電形を有しているＭＯＳＦＥＴとは
対照的である。
ス領域３により占められているこの領域の両側に一点鎖
線により囲まれている領域１２内及び有利にはそれと間
隔をおいてベースの導電形の注入が行われ、高度にドー
プされた端子領域７がベース用に形成される。このベー
ス端子領域７上にはそれぞれベース端子用接触部８があ
る。この接触部８は部分的にパターン化層５上に施され
ているので、ボディーシリコン内のベース端子領域７と
その上に施されているパターン化層５は導電接続され、
従って同じ電位にある。パターン化層５にポリシリコン
を使用する場合注入されるドーパントを活性化するため
の熱処理により、注入により領域１２内に入れられる高
密度のドーピングが領域１２内にあるパターン化層５の
部分から極めて迅速にベース領域３上にあるパターン化
層５の狭い部分に拡散されるように配慮され、その結果
ベース領域３上のこのパターン化層５の部分はベース領
域３のドーピングと同じ符号のドーピングを有すること
になる。このことは通常ゲート電極がその下にあるチャ
ネル領域と反対の導電形を有しているＭＯＳＦＥＴとは
対照的である。
【００１０】エミッタ領域１及びコレクタ領域２上には
同様にそれぞれ電気的接続のために接触部９、１０が施
されている。トランジスタの表側を例えば誘電層で平坦
化してもよい。図に記載されているように２つのベース
端子領域７があると有利であるが、しかしパターン化層
５が良好な導電率を有しているためベース端子領域７は
一方の側にあるだけでも十分である。
同様にそれぞれ電気的接続のために接触部９、１０が施
されている。トランジスタの表側を例えば誘電層で平坦
化してもよい。図に記載されているように２つのベース
端子領域７があると有利であるが、しかしパターン化層
５が良好な導電率を有しているためベース端子領域７は
一方の側にあるだけでも十分である。
【００１１】図２は図１のＩＩ−ＩＩ線で切断した断面
図である。エミッタ領域１、コレクタ領域２及びベース
領域３はメサ４の一部として示されている。パターン化
層５とベース領域３との間には誘電層６が設けられてい
る。この誘電層６はここではパターン化層５の下のみに
あり、これにより図面が簡略化されている。簡単な実施
形態では最初は全面的に設けられていた誘電層６は接触
部８、９、１０に必要な開口を除いて残っている。視線
の背後にあるベース端子領域７の方向から見て右側に広
がるパターン化層５の部分は覆われた輪郭として水平な
破線で示されている。パターン化層のこの部分は専らベ
ース端子領域７上に施される必要はない。他の破線部分
は一部はベース端子領域７上にまた一部はパターン化層
５上に施されたベース端子用接触部８の覆われた輪郭を
示すものである。接触部８、９、１０上にはなお第１の
金属化面が概略的に示されている。それらの間隙はこの
場合誘電体で満たされ、平坦化されている。ＭＯＳＦＥ
Ｔとは対照的に本発明によるバイポーラトランジスタの
場合ベース並びにその上に配設されるパターン化層５の
狭い部分内への電流供給は有利には両側から行われ、そ
のためベースの両側に高度にドープされたベース端子領
域７が設けられる。パターン化層５がベース領域と同じ
符号のドーピングを有することからベース領域内に薄い
空乏領域（ほぼフラットバンド条件）が形成され、その
ため寄生ＭＯＳトランジスタは高いカットオフ電圧を示
すことになる。従ってベースのバルク抵抗が大きい場合
でもこのトランジスタの回路内でのカットオフの際にＭ
ＯＳＦＥＴに相応する機能を示さない。
図である。エミッタ領域１、コレクタ領域２及びベース
領域３はメサ４の一部として示されている。パターン化
層５とベース領域３との間には誘電層６が設けられてい
る。この誘電層６はここではパターン化層５の下のみに
あり、これにより図面が簡略化されている。簡単な実施
形態では最初は全面的に設けられていた誘電層６は接触
部８、９、１０に必要な開口を除いて残っている。視線
の背後にあるベース端子領域７の方向から見て右側に広
がるパターン化層５の部分は覆われた輪郭として水平な
破線で示されている。パターン化層のこの部分は専らベ
ース端子領域７上に施される必要はない。他の破線部分
は一部はベース端子領域７上にまた一部はパターン化層
５上に施されたベース端子用接触部８の覆われた輪郭を
示すものである。接触部８、９、１０上にはなお第１の
金属化面が概略的に示されている。それらの間隙はこの
場合誘電体で満たされ、平坦化されている。ＭＯＳＦＥ
Ｔとは対照的に本発明によるバイポーラトランジスタの
場合ベース並びにその上に配設されるパターン化層５の
狭い部分内への電流供給は有利には両側から行われ、そ
のためベースの両側に高度にドープされたベース端子領
域７が設けられる。パターン化層５がベース領域と同じ
符号のドーピングを有することからベース領域内に薄い
空乏領域（ほぼフラットバンド条件）が形成され、その
ため寄生ＭＯＳトランジスタは高いカットオフ電圧を示
すことになる。従ってベースのバルク抵抗が大きい場合
でもこのトランジスタの回路内でのカットオフの際にＭ
ＯＳＦＥＴに相応する機能を示さない。
【図１】本発明によるバイポーラトランジスタの平面
図。
図。
【図２】図１のトランジスタのＩＩ−ＩＩ線切断図。
１ エミッタ領域 ２ コレクタ領域 ３ ベース領域 ４ メサ ５ パターン化層 ６ 誘電層 ７ ベース端子領域 ８ ベース領域用接触部 ９ エミッタ領域用接触部 １０ コレクタ領域用接触部 １１ エミッタ又はコレクタ用ドーパント注入領域 １２ ベース用ドーパント注入領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 29/786 Ｈ０１Ｌ 29/78 ６２６ Ｚ
Claims (9)
- 【請求項１】 シリコンの横形バイポーラトランジスタ
において、ドープされているエミッタ領域（１）、ドー
プされているコレクタ領域（２）、その間にある反対の
導電形にドープされているベース領域（３）及びこのベ
ース領域（３）と導電接続されている高度にドープされ
ているベース端子領域（７）が形成され、エミッタ領域
（１）及びコレクタ領域（２）に面しているベース領域
（３）の境目に合致させてベース領域（３）の上方にパ
ターン化層（５）が設けられ、このパターン化層（５）
とベース領域（３）との間に薄い誘電層（６）が設けら
れ、パターン化層（５）がベース領域（３）と同じ導電
形にドープされることを特徴とするＳＯＩ基板上のバイ
ポーラトランジスタ。 - 【請求項２】 パターン化層（５）がベース端子領域
（７）の一部を覆っており、ベースに用いられる接触部
（８）が同時にパターン化層（５）を接触化するように
ベース端子領域（７）上に施されていることを特徴とす
る請求項１記載のバイポーラトランジスタ。 - 【請求項３】 ベース領域（３）の互いに向い合ってい
る両側面にそれぞれベース端子領域（７）が設けられる
ことを特徴とする請求項１又は２記載のバイポーラトラ
ンジスタ。 - 【請求項４】 パターン化層（５）のドーピングが、ベ
ース領域（３）内でもはや極めて薄い層として電荷キャ
リアが空乏化されないように調整されていることを特徴
とする請求項１ないし３の１つに記載のバイポーラトラ
ンジスタ。 - 【請求項５】 エミッタ領域（１）、コレクタ領域
（２）、ベース領域（３）及びベース端子領域（７）が
ボディーシリコン層の厚さを有し、ＳＯＩ基板の絶縁層
上にあることを特徴とする請求項１ないし４の１つに記
載のバイポーラトランジスタ。 - 【請求項６】 パターン化層（５）がポリシリコンであ
ることを特徴とする請求項１ないし５の１つに記載のバ
イポーラトランジスタ。 - 【請求項７】 第１の工程でＳＯＩ基板のボディーシリ
コン層内のバイポーラトランジスタに用いられる領域を
環状に電気的に絶縁し、ベース領域（３）に用いられる
基本ドーピング及び薄い誘電層（６）をその表面に備
え、第２の工程でパターン化層（５）に用いられる層を
施してパターン化し、第３の工程でマスクの使用下にエ
ミッタ領域（１）及びコレクタ領域（２）並びにベース
端子領域（７）及びパターン化層（５）に対してドーパ
ントの注入を行い、第４の工程でそれらのドーパントを
活性化して各接触部を形成することを特徴とする請求項
１ないし６の１つに記載のバイポーラトランジスタの製
造方法。 - 【請求項８】 第２の工程においてパターン荷層（５）
をベース端子領域（７）上の一部分で形成し、第３の工
程においてパターン化層（５）のこの部分をベース端子
領域（７）と共に高度にドープし、第４の工程において
ベース領域（３）上に施されているパターン化層（５）
の部分内にドーパントを拡散することによりそのドーピ
ングを調整できるようにすることを特徴とする請求項７
記載の方法。 - 【請求項９】 第３の工程においてエミッタ領域（１）
及びコレクタ領域（２）のための注入を共通に行い、そ
の際ベース領域（３）をパターン化層（５）により遮蔽
し、パターン化層（５）に入れられるドーパントの注入
量を高度に調整し、第４の工程後にパターン化層（５）
をベース領域（３）上にある部分内にもベース領域の導
電形を有するようにすることを特徴とする請求項７又は
８記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4441902 | 1994-11-24 | ||
| DE4441902.3 | 1994-11-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213493A true JPH08213493A (ja) | 1996-08-20 |
Family
ID=6534087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32505095A Withdrawn JPH08213493A (ja) | 1994-11-24 | 1995-11-20 | Ｓｏｉ基板上のバイポーラトランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0714137A1 (ja) |
| JP (1) | JPH08213493A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413751B1 (ko) * | 2000-10-20 | 2004-01-03 | 인터내셔널 비지네스 머신즈 코포레이션 | 단독으로 또는 ＳＯＩ ＢｉＣＭＯＳ에서 유용하게 이용될수 있는 완전 공핍 콜렉터 절연체상 실리콘 바이폴라트랜지스터 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0251682A3 (en) * | 1986-06-25 | 1989-12-06 | Hewlett-Packard Company | Integrated bipolar-mos device |
| JPH0831478B2 (ja) * | 1990-12-06 | 1996-03-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | バイポーラ・トランジスタおよびその製造方法 |
| EP0619612B1 (en) * | 1993-04-08 | 2002-10-30 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device having a bipolar transistor |
-
1995
- 1995-11-09 EP EP95117712A patent/EP0714137A1/de not_active Withdrawn
- 1995-11-20 JP JP32505095A patent/JPH08213493A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413751B1 (ko) * | 2000-10-20 | 2004-01-03 | 인터내셔널 비지네스 머신즈 코포레이션 | 단독으로 또는 ＳＯＩ ＢｉＣＭＯＳ에서 유용하게 이용될수 있는 완전 공핍 콜렉터 절연체상 실리콘 바이폴라트랜지스터 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0714137A1 (de) | 1996-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030204 |