CN102723361A - 一种基于自对准工艺的三多晶SOI SiGe HBT集成器件及制备方法 - Google Patents
一种基于自对准工艺的三多晶SOI SiGe HBT集成器件及制备方法 Download PDFInfo
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Abstract
本发明适用于半导体集成电路技术领域，提供了一种基于自对准工艺的三多晶SOI SiGe HBT集成器件及制备方法，其过程为：在SOI衬底上生长N型Si外延，光刻浅槽隔离区域，制备浅槽隔离，刻蚀并磷离子注入，形成集电极接触区，依次淀积SiO2、P-Poly-Si、SiO2、氮化物，刻蚀出基区窗口，选择性生长SiGe基区，光刻集电极窗口，淀积N型Poly-Si，再去除掉发射极和集电极以外的Poly-Si，形成HBT器件，最后构成基区厚度为20～60nm的HBT集成电路。本发明所提出的工艺方法与现有CMOS集成电路加工工艺兼容，因此，可以在资金和设备投入很小的情况下，制备出基于SOI的SiGeBiCMOS器件及集成电路，使现有的模拟和数模混合集成电路性能获得大幅提高。
Description
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种基于自对准工艺的三多晶SOI SiGe HBT集成器件及制备方法。
背景技术
集成电路是信息社会经济发展的基石和核心。正如美国工程技术界最近评出20世纪世界20项最伟大工程技术成就中第五项电子技术时提到，“从真空管到半导体、集成电路，已成为当代各行业智能工作的基石。”集成电路时最能体现知识经济特征的典型产品之一。目前，以集成电路为基础的电子信息产业已成为世界第一大产业。随着集成电路技术的发展，整机和元件之间的明确界限被突破，集成电路不仅成为现代产业和科学技术的基础，而且正创造着信息时代的硅文化。
由于Si材料的优良特性，特别是能方便地形成极其有用的绝缘膜——SiO2膜和Si3N4膜，从而能够利用Si材料实现最廉价的集成电路工艺，发展至今，全世界数以万亿美元的设备和技术投入，已使Si基工艺形成了非常强大的产业能力。同时，长期的科研投入也使人们对Si及其工艺的了解，达到十分深入、透彻的地步，因此在集成电路产业中，Si技术是主流技术，Si集成电路产品是主流产品，占集成电路产业的90％以上。在Si集成电路中以双极晶体管作为基本结构单元的模拟集成电路在电子系统中占据着重要的地位，随着Si技术的发展，Si双极晶体管的性能也获得了大幅的提高。
但是到了上世纪90年代，Si双极晶体管由于电压、基区宽度、功率密度等原因的限制,不能再按工业界普遍采用的等比例缩小的方法来提高器件与集 成电路的性能，严重地制约了模拟集成电路和以其为基础的电子系统性能的进一步提高。
为了进一步提高器件及集成电路的性能，研究人员借助新型的半导体材料如：GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏象SiO2那样的钝化层等因素限制了它的广泛应用和发展。
发明内容
本发明的目的在于提供一种基于自对准工艺的三多晶SOI SiGe HBT集成器件及制备方法，以实现更好的器件性能。
本发明的目的在于提供一种基于自对准工艺的三多晶SOI SiGe HBT集成器件，所述器件制备在SOI衬底上。
进一步、所述器件基区为应变SiGe材料。
进一步、所述应变SiGe材料中Ge组分占SiGe材料摩尔百分比为15%~25%。
进一步、所述器件发射极、基极和集电极都采用多晶硅接触。
进一步、其制备过程采用自对准工艺，所述器件为全平面结构。
本发明的另一目的在于提供一种基于自对准工艺的三多晶SOI SiGe HBT集成器件的制备方法，按如下步骤进行：
第一步、选取氧化层厚度为150～400nm，上层Si厚度为100～150nm，N型掺杂浓度为1×1016～1×1017cm-3的SOI衬底片；
第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度为50～100nm的N型Si外延层，作为集电区，该层掺杂浓度为 1×1016～1×1017cm-3；
第三步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面生长一层厚度为300～500nm的SiO2层，光刻浅槽隔离，在浅槽隔离区域干法刻蚀出深度为270～400nm的浅槽，再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；最后，用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽隔离；
第四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面淀积一层厚度为500～700nm的SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019～1×1020cm-3，形成集电极接触区域，再将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；
第五步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积二层材料：第一层为SiO2层，厚度为20～40nm；第二层为P型Poly-Si层，厚度为200～400nm，掺杂浓度为1×1020～1×1021cm-3；
第六步、光刻Poly-Si，形成外基区，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层，厚度为200～400nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
第七步、利用化学汽相淀积（CVD）方法，在600～800℃，淀积一层SiN层，厚度为50～100nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiN层，厚度为10~20nm，干法刻蚀掉发射窗SiN，形成侧墙；
第八步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积（CVD）方法，在600～750℃，在基区区域选择性生长SiGe基区，Ge组分占SiGe材料摩尔百分比为15%～25%，掺杂浓度为5×1018～5×1019cm-3，厚度为20～60nm；
第九步、光刻集电极窗口，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积Poly-Si，厚度为200～400nm，再对衬底进行磷注入，并利用 化学机械抛光（CMP）去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；
第十步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层，光刻集电极接触孔，并对该接触孔进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到1×1019～1×1020cm-3，最后去除表面的SiO2层；
第十一步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层，在950～1100℃温度下，退火15～120s，进行杂质激活；光刻发射区、基区和集电区接触孔，形成HBT器件；
第十二步、在衬底表面溅射金属钛（Ti），合金形成硅化物；
第十三步、溅射金属，光刻引线，形成发射极、基极和集电极金属引线，构成基区厚度为20～60nm，集电区厚度为150～250nm的SOI SiGe HBT集成电路。
进一步、基区厚度根据第八步选择性生长SiGe的厚度来确定，所述基区厚度取20～60nm。
进一步、集电区厚度根据第一步SOI上层Si厚度和第二步生长的N型Si外延层的厚度来决定，所述集电区厚度取150～250nm。
进一步、该制备方法中所涉及的最高温度根据第二至第十一步中的化学汽相淀积（CVD）工艺温度决定，所述最高温度小于等于800℃。
本发明的另一目的在于提供一种基于SOI衬底的包含基于自对准工艺的三多晶SOI SiGe HBT集成电路的制备方法，所述方法包括如下步骤：
步骤1，外延生长步骤：
（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为第一SiO2层，厚度为150nm，上层材料为掺杂浓度为1×1016cm-3的上层N型Si，厚度为100nm；
（1b）利用化学汽相淀积（CVD）的方法，在600℃，在上层N型Si材料上生长一层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为1×1016cm-3；
步骤2，浅槽隔离制备步骤：
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在N型外延Si层表面生长一层厚度为300nm的第二SiO2层；
（2b）光刻浅槽隔离区域；
（2c）在浅槽隔离区域干法刻蚀出深度为270nm的浅槽；
（2d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积第三SiO2，并将浅槽内填满；
（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽隔离；
步骤3，集电极接触区制备步骤：
（3a）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面淀积一层厚度为500nm的第三SiO2层；
（3b）光刻集电极接触区窗口；
（3c）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极接触区域；
（3d）将衬底在950℃温度下，退火120s，进行杂质激活；
步骤4，基区接触制备步骤：
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为20nm的第四SiO2层；
（4b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层P型Poly-Si层，作为基区接触区，该P型Poly-Si层厚度为200nm，掺杂浓度为1×1020cm-3；
（4c）光刻P型Poly-Si层，形成外基区，在600℃，在衬底表面淀积第五SiO2层，厚度为200nm，利用化学机械抛光（CMP）的方法去除P型Poly-Si层表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiN层，厚度为50nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积另一层SiN层，厚度为10nm；
步骤5，基区材料制备步骤：
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在600℃，在基区区域选择性生长SiGe基区16，Ge组分占SiGe材料摩尔百分比为15%，掺杂浓度为5×1018cm-3，厚度为20nm；
步骤6，发射区制备步骤：
（6a）光刻集电极窗口，利用化学汽相淀积（CVD）方法，在600℃，在 衬底表面淀积第二Poly-Si，厚度为200nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；
（6c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积第六SiO2层；
（6d）光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到1×1019cm-3，最后去除表面的SiO2层；
步骤7，引线制备步骤：
（7a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积第七SiO2层，在950℃温度下退火120s，杂质激活；
（7b）光刻发射区、基区和集电区接触孔，形成HBT器件；
（7c）在衬底表面溅射金属钛（Ti），合金形成硅化物；
（7d）溅射金属，光刻引线，形成发射极、基极和集电极金属引线，构成基区厚度为20nm且集电区厚度为150nm的SOI型HBT集成电路。
本发明具有如下优点：
1.本发明制备的基于自对准工艺的三多晶SOI SiGe HBT集成器件的集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能够在集电区形成二维电场，从而提高了该器件的反向击穿电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率；
2.本发明制备的基于自对准工艺的三多晶SOI SiGe HBT集成器件，在制备过程中，采用全自对准工艺，有效地减小了寄生电阻与电容，提高了器件的电流与频率特性；
3.本发明制备的基于自对准工艺的三多晶SOI SiGe HBT集成器件，发射极、基极和集电极全部采用多晶，多晶可以部分制作在氧化层上面，减小了器件有源区的面积，从而减小器件尺寸，提高电路的集成度；
4.由于本发明所提出的工艺方法与现有CMOS集成电路加工工艺兼容，并可应用于BiCMOS器件及集成电路制造当中，因此，可以在资金和设备投入很小的情况下，大幅提高模拟和数模混合集成电路的性能；
5.本发明基于自对准工艺制备三多晶SOI SiGe HBT集成器件过程中涉及的最高温度为800℃，低于引起应变SiGe弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe的特性，提高器件与集成电路的性能。
附图说明
图1是本发明基于自对准工艺的三多晶SOI SiGe HBT集成器件及电路制备的工艺流程图；
图2是用本发明方法基于自对准工艺的三多晶SOI SiGe HBT集成器件及电路制备的过程示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例提供了一种基于自对准工艺的三多晶SOI SiGe HBT集成器件，所述器件制备在SOI衬底上。
作为本发明实施例的一优化方案，所述器件基区为应变SiGe材料。
作为本发明实施例的一优化方案，所述应变SiGe材料中Ge组分占SiGe材料摩尔百分比为15%~25%。
作为本发明实施例的一优化方案，所述器件发射区、基区和集电区都采用多晶硅接触。
作为本发明实施例的一优化方案，其制备过程采用自对准工艺，所述器件为全平面结构。
以下参照附图1和附图2，对本发明制备基于自对准工艺的三多晶SOI SiGe HBT集成器件及电路的工艺流程作进一步详细描述。
实施例1：采用自对准工艺制备基区厚度为20nm的三多晶SOI SiGe HBT集成器件及电路方法，具体步骤如下：
步骤1，外延生长，如图2（a）所示。
（1a）选取SOI衬底片，该衬底下层支撑材料1为Si，中间层2为SiO2，厚度为150nm，上层材料3为掺杂浓度为1×1016cm-3的N型Si，厚度为100nm；
（1b）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度为50nm的N型外延Si层4，作为集电区，该层掺杂浓度为1×1016cm-3。
步骤2，浅槽隔离制备，如图2（b）、（c）所示。
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面生长一层厚度为300nm的SiO2层5；
（2b）光刻浅槽隔离区域；
（2c）在浅槽隔离区域干法刻蚀出深度为270nm的浅槽6；
（2d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2，并将浅槽内填满；
（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽隔离7。
步骤3，集电极接触区制备，如图2（d）所示。
（3a）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面应 淀积一层厚度为500nm的SiO2层8；
（3b）光刻集电极接触区窗口；
（3c）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极接触区域9；
（3d）将衬底在950℃温度下，退火120s，进行杂质激活。
步骤4，基区接触制备，如图2（e）所示。
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为20nm的SiO2层10；
（4b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层P型Poly-Si层11，作为基区接触区，该层厚度为200nm，掺杂浓度为1×1020cm-3；
（4c）光刻Poly-Si，形成外基区，在600℃，在衬底表面淀积SiO2层12，厚度为200nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiN层13，厚度为50nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiN层14，厚度为10nm。
步骤5，基区材料制备，如图2（f）所示。
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙15；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在600℃，在基区区域选择性生长SiGe基区16，Ge组分占SiGe材料摩尔百分比为15%，掺杂浓度为5×1018cm-3，厚度为20nm。
步骤6，发射区制备，如图2（g）所示。
（6a）光刻集电极窗口，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积Poly-Si，厚度为200nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极17和集电极18；
（6c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层；
（6d）光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到1×1019cm-3，最后去除表面的SiO2层。
步骤7，引线制备，如图2（h）所示。
（7a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层19，在950℃温度下退火120s，杂质激活；
（7b）光刻发射区、基区和集电区接触孔，形成HBT器件20；
（7c）在衬底表面溅射金属钛（Ti），合金形成硅化物；
（7d）溅射金属，光刻引线，形成发射极21、基极22和集电极23金属引线，构成基区厚度为20nm，集电区厚度为150nm的SOI SiGe HBT集成电路。
实施例2：采用自对准工艺制备基区厚度为40nm的三多晶SOI SiGe HBT集成器件及电路方法，具体步骤如下：
步骤1，外延生长，如图2（a）所示。
（1a）选取SOI衬底片，该衬底下层支撑材料1为Si，中间层2为SiO2，厚度为300nm，上层材料3为掺杂浓度为5×1016cm-3的N型Si，厚度为120nm；
（1b）利用化学汽相淀积（CVD）的方法，在700℃，在上层Si材料上生长一层厚度为80nm的N型外延Si层4，作为集电区，该层掺杂浓度为5×1016cm-3。
步骤2，浅槽隔离制备，如图2（b）、（c）所示。
（2a）利用化学汽相淀积（CVD）的方法，在700℃，在外延Si层表面生长一层厚度为400nm的SiO2层5；
（2b）光刻浅槽隔离区域；
（2c）在浅槽隔离区域干法刻蚀出深度为350nm的浅槽6；
（2d）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO2，并将浅槽内填满；
（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽隔离7。
步骤3，集电极接触区制备，如图2（d）所示。
（3a）利用化学汽相淀积（CVD）的方法，在700℃，在外延Si层表面应淀积一层厚度为600nm的SiO2层8；
（3b）光刻集电极接触区窗口；
（3c）对衬底进行磷注入，使集电极接触区掺杂浓度为5×1019cm-3，形成集电极接触区域9；
（3d）将衬底在1000℃温度下，退火60s，进行杂质激活。
步骤4，基区接触制备，如图2（e）所示。
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层厚度为30nm的SiO2层10；
（4b）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层P型Poly-Si层11，作为基区接触区，该层厚度为300nm，掺杂浓度为5×1020cm-3；
（4c）光刻Poly-Si，形成外基区，在700℃，在衬底表面淀积SiO2层12，厚度为300nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一SiN层13，厚度为80nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiN层14，厚度为15nm。
步骤5，基区材料制备，如图2（f）所示。
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙15；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在700℃，在基区区域选择性生长SiGe基区16，Ge组分占SiGe材料摩尔百分比为20%，掺杂浓度为1×1019cm-3，厚度为40nm。
步骤6，发射区制备，如图2（g）所示。
（6a）光刻集电极窗口，利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积Poly-Si，厚度为300nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极17和集电极18；
（6c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO2层；
（6d）光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到5×1019cm-3，最后去除表面的SiO2层。
步骤7，引线制备，如图2（h）所示。
（7a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO2层19，在1000℃温度下退火60s，杂质激活；
（7b）光刻发射区、基区和集电区接触孔，形成HBT器件20；
（7c）在衬底表面溅射金属钛（Ti），合金形成硅化物；
（7d）溅射金属，光刻引线，形成发射极21、基极22和集电极23金属引线，构成基区厚度为40nm，集电区厚度为200nm的SOI SiGe HBT集成电路。
实施例3：采用自对准工艺制备基区厚度为60nm的三多晶SOI SiGe HBT集成器件及电路方法，具体步骤如下：
步骤1，外延生长，如图2（a）所示。
（1a）选取SOI衬底片，该衬底下层支撑材料1为Si，中间层2为SiO2，厚度为400nm，上层材料3为掺杂浓度为1×1017cm-3的N型Si，厚度为150nm；
（1b）利用化学汽相淀积（CVD）的方法，在750℃，在上层Si材料上生长一层厚度为100nm的N型外延Si层4，作为集电区，该层掺杂浓度为 1×1017cm-3。
步骤2，浅槽隔离制备，如图2（b）、（c）所示。
（2a）利用化学汽相淀积（CVD）的方法，在800℃，在外延Si层表面生长一层厚度为500nm的SiO2层5；
（2b）光刻浅槽隔离区域；
（2c）在浅槽隔离区域干法刻蚀出深度为400nm的浅槽6；
（2d）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积SiO2，并将浅槽内填满；
（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽隔离7。
步骤3，集电极接触区制备，如图2（d）所示。
（3a）利用化学汽相淀积（CVD）的方法，在800℃，在外延Si层表面应淀积一层厚度为700nm的SiO2层8；
（3b）光刻集电极接触区窗口；
（3c）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1020cm-3，形成集电极接触区域9；
（3d）将衬底在1100℃温度下，退火15s，进行杂质激活。
步骤4，基区接触制备，如图2（e）所示。
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层厚度为40nm的SiO2层10；
（4b）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层P型Poly-Si层11，作为基区接触区，该层厚度为400nm，掺杂浓度为1×1021cm-3；
（4c）光刻Poly-Si，形成外基区，在800℃，在衬底表面淀积SiO2层12，厚度为400nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一SiN层13，厚度为100nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层SiN层14，厚度为20nm。
步骤5，基区材料制备，如图2（f）所示。
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙15；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在750℃，在基区区域选择性生长SiGe基区16，Ge组分占SiGe材料摩尔百分比为25%，掺杂浓度为5×1019cm-3，厚度为60nm。
步骤6，发射区制备，如图2（g）所示。
（6a）光刻集电极窗口，利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积Poly-Si，厚度为400nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极17和集电极18；
（6c）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积SiO2层；
（6d）光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到1×1020cm-3，最后去除表面的SiO2层。
步骤7，引线制备，如图2（h）所示。
（7a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积SiO2层19，在1100℃温度下退火15s，杂质激活；
（7b）光刻发射区、基区和集电区接触孔，形成HBT器件20；
（7c）在衬底表面溅射金属钛（Ti），合金形成硅化物；
（7d）溅射金属，光刻引线，形成发射极21、基极22和集电极23金属引线，构成基区厚度为60nm，集电区厚度为250nm的SOI SiGe HBT集成电路。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发 明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种基于自对准工艺的三多晶SOI SiGe HBT集成器件，其特征在于，所述器件制备在SOI衬底上。
2.根据权利要求1所述的集成器件，其特征在于，所述器件基区为应变SiGe材料。
3.根据权利要求1所述的集成器件，其特征在于，所述应变SiGe材料中Ge组分占SiGe材料摩尔百分比为15%~25%。
4.根据权利要求1所述的集成器件，其特征在于，所述器件发射极、基极和集电极都采用多晶硅接触。
5.根据权利要求1所述的集成器件，其特征在于，其制备过程采用自对准工艺，所述器件为全平面结构。
6.一种基于自对准工艺的三多晶SOI型HBT集成器件的制备方法，其特征在于，所述方法包括如下步骤：
第一步、SOI选取衬底，该衬底具有厚度为150～400nm的氧化层和厚度为100～150nm、N型掺杂浓度为1×1016～1×1017cm-3的上层Si；
第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度为50～100nm的N型Si外延层，作为集电区，该N型Si外延层掺杂浓度为1×1016～1×1017cm-3；
第三步、利用化学汽相淀积（CVD）的方法，在600～800℃，在N型Si外延层表面生长一层厚度为300～500nm的第一SiO2层，光刻浅槽隔离，在浅槽隔离区域干法刻蚀出深度为270～400nm的浅槽，再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；最后，用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽隔离；
第四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面淀积一层厚度为500～700nm的第二SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019～1×1020cm-3，形成集电极接触区域，再将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；
第五步、刻蚀掉衬底表面的第二SiO2层，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积二层材料：第一层为第三SiO2层，厚度为20～40nm；第二层为P型Poly-Si层，厚度为200～400nm，掺杂浓度为1×1020～1×1021cm-3；
第六步、光刻P型Poly-Si层，形成外基区，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积第四SiO2层，厚度为200～400nm，利用化学机械抛光（CMP）的方法去除P型Poly-Si表面的SiO2；
第七步、利用化学汽相淀积（CVD）方法，在600～800℃，淀积一层SiN层，厚度为50～100nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积另一层SiN层，厚度为10～20nm，干法刻蚀掉发射窗SiN，形成侧墙；
第八步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积（CVD）方法，在600～750℃，在基区区域选择性生长SiGe基区，Ge组分占SiGe材料摩尔百分比为15～25%，掺杂浓度为5×1018～5×1019cm-3，厚度为20～60nm；
第九步、光刻集电极窗口，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积第二Poly-Si，厚度为200～400nm，再对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；
第十步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积第五SiO2层，光刻集电极接触孔，并对该接触孔进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到1×1019～1×1020cm-3，最后去除表面的SiO2层；
第十一步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积第六SiO2层，在950～1100℃温度下，退火15～120s，进行杂质激活；光刻发射区、基区和集电区接触孔，形成HBT器件；
第十二步、在衬底表面溅射金属钛（Ti），合金形成硅化物；
第十三步、溅射金属，光刻引线，形成发射极、基极和集电极金属引线，构成基区厚度为20～60nm且集电区厚度为150～250nm的SOI型HBT集成电路。
7.根据权利要求6所述的方法，其特征在于，基区厚度根据第八步选择性生长SiGe的厚度来确定，所述基区厚度取20～60nm。
8.根据权利要求6所述的方法，其特征在于，集电区厚度根据第一步SOI上层Si厚度和第二步生长的N型Si外延层的厚度来决定，所述集电区厚度取150～250nm。
9.根据权利要求6所述的方法，其特征在于，该制备方法中所涉及的最高温度根据第二至第十一步中的化学汽相淀积（CVD）工艺温度决定，所述最高温度小于等于800℃。
10.一种基于SOI衬底的包含基于自对准工艺的三多晶SOI SiGe HBT集成电路的制备方法，其特征在于，所述方法包括如下步骤：
步骤1，外延生长步骤：
（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为第一SiO2层，厚度为150nm，上层材料为掺杂浓度为1×1016cm-3的上层N型Si，厚度为100nm；
（1b）利用化学汽相淀积（CVD）的方法，在600℃，在上层N型Si材料上生长一层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为1×1016cm-3；
步骤2，浅槽隔离制备步骤：
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在N型外延Si层表面生长一层厚度为300nm的第二SiO2层；
（2b）光刻浅槽隔离区域；
（2c）在浅槽隔离区域干法刻蚀出深度为270nm的浅槽；
（2d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积第三SiO2，并将浅槽内填满；
（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽隔离；
步骤3，集电极接触区制备步骤：
（3a）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面淀积一层厚度为500nm的第三SiO2层；
（3b）光刻集电极接触区窗口；
（3c）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极接触区域；
（3d）将衬底在950℃温度下，退火120s，进行杂质激活；
步骤4，基区接触制备步骤：
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为20nm的第四SiO2层；
（4b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层P型Poly-Si层，作为基区接触区，该P型Poly-Si层厚度为200nm，掺杂浓度为1×1020cm-3；
（4c）光刻P型Poly-Si层，形成外基区，在600℃，在衬底表面淀积第五SiO2层，厚度为200nm，利用化学机械抛光（CMP）的方法去除P型Poly-Si层表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiN层，厚度为50nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积另一层SiN层，厚度为10nm；
步骤5，基区材料制备步骤：
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在600℃，在基区区域选择性生长SiGe基区16，Ge组分占SiGe材料摩尔百分比为15%，掺杂浓度为5×1018cm-3，厚度为20nm；
步骤6，发射区制备步骤：
（6a）光刻集电极窗口，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积第二Poly-Si，厚度为200nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；
（6c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积第六SiO2层；
（6d）光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到1×1019cm-3，最后去除表面的SiO2层；
步骤7，引线制备步骤：
（7a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积第七SiO2层，在950℃温度下退火120s，杂质激活；
（7b）光刻发射区、基区和集电区接触孔，形成HBT器件；
（7c）在衬底表面溅射金属钛（Ti），合金形成硅化物；
（7d）溅射金属，光刻引线，形成发射极、基极和集电极金属引线，构成基区厚度为20nm且集电区厚度为150nm的SOI型HBT集成电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210244140.4A CN102723361B (zh) | 2012-07-16 | 2012-07-16 | 一种基于自对准工艺的三多晶SOI SiGe HBT集成器件及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102723361A true CN102723361A (zh) | 2012-10-10 |
| CN102723361B CN102723361B (zh) | 2015-08-12 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102723361B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9496184B2 (en) | 2014-04-04 | 2016-11-15 | International Business Machines Corporation | III-V, SiGe, or Ge base lateral bipolar transistor and CMOS hybrid technology |
| CN112071757A (zh) * | 2020-08-28 | 2020-12-11 | 重庆中科渝芯电子有限公司 | 一种基于BiCMOS工艺的硅锗异质结双极晶体管的制造方法 |
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-
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| CN101673715A (zh) * | 2009-09-25 | 2010-03-17 | 中国电子科技集团公司第二十四研究所 | 浅结互补双极晶体管的制造方法 |
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| CN112071757A (zh) * | 2020-08-28 | 2020-12-11 | 重庆中科渝芯电子有限公司 | 一种基于BiCMOS工艺的硅锗异质结双极晶体管的制造方法 |
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