CN101719503A - 一种共电极薄soi纵向双极型晶体管器件及其制造方法 - Google Patents
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Abstract
本发明提供一种共电极薄SOI纵向双极型晶体管器件及其制造方法。现有技术中晶体管未共用电极导致器件结构不紧凑和集成度低，另外基极引出区通过基极连接区与硅基极区相连，导致工艺复杂、基极输入电阻大和频率性能差。本发明的器件包括多个具有第一和第二晶体管的晶体管单元，第一和第二晶体管均具有依次层叠在顶层硅中的集电极区、硅基极区和硅射极区以及设在顶层硅上的多晶射极区，共用多晶基极区与第一和第二晶体管的硅基极区均连接且设置在第一和第二晶体管的多晶射极区之间并通过介质隔离结构与两者隔离，共用集电极引出区设在两相邻晶体管单元间且两端分别与两侧的集电极区连接。本发明结构紧凑、集成度高、基极输入电阻小和频率性能好。
Description
技术领域
本发明涉及双极型晶体管领域，尤其涉及一种共电极薄SOI纵向双极型晶体管器件及其制造方法。
背景技术
随着集成电路特征尺寸的不断减小且进入纳米阶段，现有的体硅材料和工艺正接近它们的物理极限，若要进一步提高集成电路的集成度和运行速度，就必须在材料和工艺上有新的重大突破。绝缘体上硅(Silicon On Insulator；简称SOI)就是目前在材料方面的一个重大突破，其被业界公认为纳米技术时代取代现有单晶硅材料的解决方案之一，是维持摩尔定律走势的一大利器。
SOI具有“顶层硅-绝缘埋层-硅衬底”三层结构，其通过绝缘埋层(通常为氧化硅)实现了器件和硅衬底的全介质隔离，使用SOI制作的集成电路具有无闭锁、寄生电容小、短沟道效应小、功耗低、速度高、集成度高、工作温度范围广、抗干扰和抗辐射能力强等优点。依绝缘埋层的厚度，SOI器件可分为厚SOI器件和薄SOI器件，厚SOI器件中绝缘埋层的厚度可达几微米，薄SOI器件中绝缘埋层的厚度薄至几百或几十纳米，其中，该薄SOI器件应用范围更广。
双极型晶体管(BJT管)作为较早出现的三极管，其与其后发展起来的绝缘栅场效应管(MOS管)相比虽具有功耗高等缺点，但BJT管比MOS管容易制造且制造成本较低，另外BJT管具有较高的迁移率(BJT管的迁移率可达到1000cm2/vs以上，NMOS的迁移率大约为400～600cm2/vs)，迁移率的大小直接影响到半导体器件的工作频率与速度，迁移率越高，半导体器件的工作频率越高且速度越快，因此许多高频技术领域例如射频领域还是需用到BJT管。为进一步提高BJT管的性能及顺应特征尺寸不断减小的需求，将BJT管制作在前述的SOI上就成为BJT管的发展趋势。BJT管分为纵向型和横向型，纵向型BJT管更能顺应器件小型化的发展趋势。
参见图1，其为现有技术中的SOI双极型晶体管器件的组成结构示意图，如图所示，现有技术中的SOI双极型晶体管器件制作在顶层硅11中且具有多个双极型晶体管T0，每一双极型晶体管T0均位于两个第一隔离结构20之间，顶层硅11制作在绝缘埋层10上，绝缘埋层10下为硅衬底(未图示)。双极型晶体管T0包括依次层叠的集电极区30、硅基极区40和硅射极区50，硅射极区50嵌设在硅基极区40中，集电极引出区31设置在第一隔离结构20与第二隔离结构21之间且连接在集电极区30上，基极连接区41连接在硅基极区40与基极引出区42间，基极引出区42设置在第二隔离结构21和第一隔离结构20间，且通过第二隔离结构21与硅射极区50隔离，多晶射极区51设置在硅射极区50上且两侧设置有侧墙52。该第一隔离结构20均为浅沟槽隔离结构(ShallowTrench Isolation；简称STI)，该第二隔离结构21为非常浅沟槽隔离结构(VeryShallow Trench Isolation；简称VSTI)。
继续参见图1，集电极区30和集电极引出区31的掺杂类型相同且后者为重掺杂；硅基极区40、基极连接区41和基极引出区42的掺杂类型相同且掺杂浓度逐渐增大且基极引出区42为重掺杂；硅射极区50和多晶射极区51的掺杂类型相同且两者均为重掺杂，且前者为后者的外扩散区。
如图1所示的SOI双极型晶体管器件的制作工艺流程为：(1)、在顶层硅11中制作第一和第二隔离结构20和21；(2)、进行离子注入工艺分别形成集电极区30、硅基极区40和基极连接区41；(3)、进行沉积工艺在顶层硅11上沉积多晶硅；(4)、进行离子注入工艺形成多晶射极区51；(5)、进行刻蚀工艺去除多晶射极区51以外的多晶硅；(6)、依次沉积氧化硅、氮化硅和氧化硅并通过刻蚀工艺在多晶射极区51两侧形成侧墙52；(7)、进行离子注入工艺形成集电极引出区31和基极引出区42。(8)、退火使得多晶射极区离子外扩散形成硅射极区。
如图1所示的现有技术的缺点包括以下几点：①、晶体管间并未共用任何电极，导致结构不紧凑和集成度低，另外导致工作电流较低且使用时输入阻抗匹配困难；②、需要经过两次离子注入工艺来分别形成基极连接区41和基极引出区42，工艺复杂，另外基极连接区41的离子注入对准精度要求高，从而进一步加剧了工艺复杂度；③、基极电流沿着第二隔离结构22边沿经过基极连接区41流向基极引出区42且由其引出，导致基极路径的电阻即基极输入电阻Rb较大，从而降低了电流Ib及BJT的频率性能；④、基极连接区41与集电极区30及硅射极区50均接触，集电极区30与硅基极区40及基极连接区41均接触，导致基极与发射极和集电极间的极间电容均较大，影响了SOI双极型晶体管器件的频率性能。
因此，如何提供一种共电极薄SOI纵向双极型晶体管器件及其制造方法以提高器件的集成度且降低工艺复杂度，并有效降低基极的输入电阻和极间电容，且有效提高晶体管的频率性能，已成为业界亟待解决的技术问题。
发明内容
本发明的目的在于提供一种共电极薄SOI纵向双极型晶体管器件及其制造方法，通过所述器件及其制造方法可提高器件的集成度且降低工艺复杂度，并有效降低基极的输入电阻和极间电容，且有效提高晶体管的频率性能，同时便于通过调节晶体管的数目来满足与射频电路输入阻抗匹配的要求。
本发明的目的是这样实现的：一种共电极薄SOI纵向双极型晶体管器件，制作在顶层硅中，其包括多个晶体管单元，每一晶体管单元包括同类型的第一和第二晶体管，该第一和第二晶体管均具有依次层叠在顶层硅中的集电极区、硅基极区和硅射极区，还均具有设置在顶层硅上的多晶射极区，该硅射极区嵌设在硅基极区中；第一隔离结构设置在第一和第二晶体管间以隔离第一晶体管的集电极区、硅基极区和硅射极区与第二晶体管的集电极区、硅基极区和硅射极区；共用多晶基极区设置在第一和第二晶体管的多晶射极区之间且通过介质隔离结构与两者隔离，该共用多晶基极区与第一和第二晶体管的硅基极区均连接，第一和第二晶体管的多晶射极区的相对外侧均设置有侧墙；共用集电极引出区设置在两相邻晶体管单元间且其两端分别与两侧的集电极区连接，共用集电极引出区通过设置在两侧的第二隔离结构分别与两侧的硅基极区和硅射极区隔离。
在上述的共电极薄SOI纵向双极型晶体管器件中，该第一和第二晶体管均为NPN双极型晶体管，其集电极区均为N型掺杂，共用集电极引出区为N型重掺杂，硅基极区均为P型掺杂，共用多晶基极区为P型重掺杂，硅射极区和多晶射极区均为N型重掺杂，该硅射极区为多晶射极区的外扩散区。
在上述的共电极薄SOI纵向双极型晶体管器件中，该第一和第二晶体管均为PNP双极型晶体管，其集电极区均为P型掺杂，共用集电极引出区为P型重掺杂，硅基极区均为N型掺杂，共用多晶基极区为N型重掺杂，硅射极区和多晶射极区均为P型重掺杂，该硅射极区为多晶射极区的外扩散区。
在上述的共电极薄SOI纵向双极型晶体管器件中，该第一隔离结构为浅沟槽隔离结构，该第二隔离结构为非常浅沟槽隔离结构，该介质隔离结构和该侧墙均由氧化硅或依次层叠的氧化硅、氮化硅和氧化硅经刻蚀而成。
本发明还提供一种上述的共电极薄SOI纵向双极型晶体管器件的制造方法，该方法包括以下步骤：a、在顶层硅上制作第一和第二隔离结构；b、进行离子注入工艺分别形成集电极区和硅基极区；c、进行沉积工艺在顶层硅上沉积多晶硅；d、进行离子注入工艺分别形成共用多晶基极区、第一和第二晶体管的多晶射极区；e、进行刻蚀工艺去除共用多晶基极区、第一和第二晶体管的多晶射极区以外的多晶硅；f、沉积介质隔离层并进行刻蚀工艺在共用多晶基极区与第一和第二晶体管的多晶射极区之间形成介质隔离结构，并在第一和第二晶体管的多晶射极区的相对外侧形成侧墙；g、进行离子注入工艺形成共用集电极引出区；h、进行退火工艺形成硅射极区。
在上述的共电极薄SOI纵向双极型晶体管器件的制造方法中，在步骤b中，通过N型离子注入工艺形成N型集电极区，通过P型离子注入工艺形成P型硅基极区；在步骤d中，通过P型重掺杂离子注入工艺形成P+型共用多晶基极区，通过N型重掺杂离子注入工艺形成N+型多晶射极区；在步骤g中，通过N型重掺杂离子注入工艺形成N+型共用集电极引出区。
在上述的共电极薄SOI纵向双极型晶体管器件的制造方法中，在步骤f中，该介质隔离层为氧化硅或依次层叠的氧化硅、氮化硅和氧化硅。
在上述的共电极薄SOI纵向双极型晶体管器件的制造方法中，在步骤h中，退火温度范围为900至1000摄氏度，退火时间范围为6至10秒。
在上述的共电极薄SOI纵向双极型晶体管器件的制造方法中，在步骤b中，通过P型离子注入工艺形成P型集电极区，通过N型离子注入工艺形成N型硅基极区；在步骤d中，通过N型重掺杂离子注入工艺形成N+型共用多晶基极区，通过P型重掺杂离子注入工艺形成P+型多晶射极区；在步骤g中，通过P型重掺杂离子注入工艺形成P+型共用集电极引出区。
与现有技术中相邻晶体管之间并未共用电极导致SOI双极型晶体管器件结构不紧凑和集成度低相比，本发明中每一晶体管单元中的第一和第二晶体管共用一共用多晶基极区，相邻的晶体管单元间共用一共用集电极引出区，如此可大大提高器件的集成度，另外可提高工作电流并方便通过调节晶体管的数目来满足与射频电路输入阻抗匹配的要求。
与现有技术中基极引出区制作在SOI的顶层硅中并通过基极连接区与硅基极区相连相比，本发明将基极引出区即共用多晶基极区制作在顶层硅上且使用多晶材质并直接与硅基极区连接，从而可以与多晶射极区的制作工艺兼容即共用同一层多晶硅，可有效降低工艺复杂度；另外本发明无需制作对准精度要求较高的基极连接区，相应地降低了工艺难度；再者基极连接区的去除可克服由其所带来的基极输入电阻大和极间电容大的问题，从而有效提高SOI双极型晶体管器件的频率性能。
附图说明
本发明的共电极薄SOI纵向双极型晶体管器件及其制造方法由以下的实施例及附图给出。
图1为现有技术的SOI双极型晶体管器件的组成结构示意图；
图2为本发明的共电极薄SOI纵向双极型晶体管器件的组成结构示意图；
图3为本发明的共电极薄SOI纵向双极型晶体管器件的制造方法的流程示意图；
图4至图11为完成图3中步骤S30至S37后SOI双极型晶体管器件的组成结构示意图。
具体实施方式
以下将对本发明的共电极薄SOI纵向双极型晶体管器件及其制造方法作进一步的详细描述。
参见图2，其显示了本发明的共电极薄SOI纵向双极型晶体管器件的组成结构，如图所示，共电极薄SO工纵向双极型晶体管器件制作在顶层硅11中，包括多个晶体管单元T，每一晶体管单元T包括同类型的第一和第二晶体管T1和T2，顶层硅11制作在绝缘埋层10上，顶层硅11中具有第一和第二隔离结构20和21，绝缘埋层10下为硅衬底(未图示)，绝缘埋层10通常为氧化硅。所述第一隔离结构20为浅沟槽隔离结构(STI)，所述第二隔离结构21为非常浅沟槽隔离结构(VSTI)。以下将对共电极薄SOI纵向双极型晶体管器件的各构件进行详述。
所述第一晶体管T1具有依次层叠在顶层硅11中的集电极区30、硅基极区40、硅射极区50以及设置在顶层硅11上的多晶射极区51，所述第二晶体管T2具有依次层叠在顶层硅11中的集电极区30’、硅基极区40’、硅射极区50’以及设置在顶层硅11上的多晶射极区51’，硅射极区50和50’分别为多晶射极区51和51’的外扩散区，硅射极区50和50’分别嵌设在硅基极区40和40’中且毗邻第二隔离结构21；第一隔离结构20设置在第一和第二晶体管T1和T2间以隔离第一晶体管T1的集电极区30、硅基极区40和硅射极区50与第二晶体管的集电极区30’、硅基极区40’和硅射极区50’；共用多晶基极区43设置在第一和第二晶体管T1和T2的多晶射极区51和51’之间且通过介质隔离结构44与两者隔离，第一和第二晶体管T1和T2的多晶射极区51和51’的相对外侧均设置有侧墙52，所述共用多晶基极区43与第一和第二晶体管T1和T2的硅基极区40和40’均连接；共用集电极引出区31’设置在两相邻晶体管单元T间且其两端分别与两侧的集电极区30和30’连接，共用集电极引出区43通过设置在两侧的两个第二隔离结构21分别与两侧的硅基极区40和40’和硅射极区50和50’隔离。
所述介质隔离结构44和所述侧墙52和53均由氧化硅或依次层叠的氧化硅、氮化硅和氧化硅(简称ONO层)经刻蚀而成
在本发明的共电极薄SOI纵向双极型晶体管器件的第一实施例中，所述第一和第二晶体管T1和T2均为NPN双极型晶体管，其集电极区30和30’均为N型掺杂，共用集电极引出区31均为N型重掺杂，硅基极区40和40’均为P型掺杂，共用多晶基极区43均为P型重掺杂，硅射极区50和50’和多晶射极区51和51’均为N型重掺杂，硅射极区50和50’中的N型掺杂杂质分别为多晶射极区51和51’的N型掺杂杂质在高温退火处理时扩散至各自中的。
在本发明的共电极薄SOI纵向双极型晶体管器件的第二实施例中，所述第一和第二晶体管T1和T2均为PNP双极型晶体管，其集电极区30和30’均为P型掺杂，共用集电极引出区31’均为P型重掺杂，硅基极区40和40’均为N型掺杂，共用多晶基极区43为N型重掺杂，硅射极区50和50’和多晶射极区51和51’均为P型重掺杂，硅射极区50和50’中的P型掺杂杂质分别为多晶射极区51和51’的P型掺杂杂质在高温退火处理时扩散至各自中的。
参见图3，结合参见图2，图3为本发明的共电极薄SOI纵向双极型晶体管器件的制造方法的流程示意图，如图所示，所述方法首先进行步骤S30，在顶层硅11上制作第一和第二隔离结构20和21，所述第一隔离结构20为STI，所述第二隔离结构21为VSTI，两者制作工艺步骤均包括刻蚀开槽、介质填充和化学机械抛光。
参见图4，其显示了完成步骤S30后共电极薄SOI纵向双极型晶体管器件的组成结构，如图所示，第一、第二隔离结构20和21制作在顶层硅11中。
接着继续步骤S31，进行离子注入工艺分别形成集电极区30和30’和硅基极区40和40’。在本发明的共电极薄SOI纵向双极型晶体管器件的制造方法的第一实施例中，通过N型离子注入工艺形成N型集电极区30和30’，通过P型离子注入工艺形成P型硅基极区40和40’。在本发明的共电极薄SOI纵向双极型晶体管器件的制造方法的第二实施例中，通过P型离子注入工艺形成P型集电极区30和30’，通过N型离子注入工艺形成N型硅基极区40和40’。
参见图5，结合参见图4，图5显示了完成步骤S 31后共电极薄SOI纵向双极型晶体管器件的组成结构，如图所示，集电极区30和30’和硅基极区40和40’依次层叠在顶层硅11中，第一隔离结构20将集电极区30和硅基极区40与集电极区30’和硅基极区40’隔离开来。
接着继续步骤S32，进行化学气相沉积工艺在顶层硅11上沉积多晶硅，在此可通过低压化学气相沉积(LPCVD)工艺、常压化学气相沉积(APCVD)工艺或等离子体增强化学气相沉积(PECVD)工艺来沉积多晶硅。
参见图6，结合参见图4和图5，图6显示了完成步骤S32后共电极薄SOI纵向双极型晶体管器件的组成结构，如图所示，多晶硅P沉积在顶层硅11上。
接着继续步骤S33，进行离子注入工艺分别形成共用多晶基极区43、第一和第二晶体管的多晶射极区51和51’。在本发明的共电极薄SOI纵向双极型晶体管器件的制造方法的第一实施例中，通过P型重掺杂离子注入工艺形成P+型共用多晶基极区43，通过N型重掺杂离子注入工艺形成N+型多晶射极区51和51’。在本发明的共电极薄SOI纵向双极型晶体管器件的制造方法的第二实施例中，通过N型重掺杂离子注入工艺形成N+型共用多晶基极区43，通过P型重掺杂离子注入工艺形成P+型多晶射极区51和51’。
参见图7，结合参见图4至图6，图7显示了完成步骤S33后共电极薄SOI纵向双极型晶体管器件的组成结构，如图所示，基极多晶引出区43、多晶射极区51和51’平行排布在多晶硅P中。
接着继续步骤S34，进行刻蚀工艺去除共用多晶基极区43、第一和第二晶体管的多晶射极区51和51’以外的多晶硅。
参见图8，结合参见图4至图7，图8显示了完成步骤S34后SOI共电极薄SOI纵向双极型晶体管器件的组成结构，如图所示，多晶硅P除共用多晶基极区43、第一和第二晶体管的多晶射极区51和51’外其他区域均被去除。
接着继续步骤S35，进行化学气相沉积工艺沉积介质隔离层，所述介质隔离层为氧化硅或依次层叠的氧化硅、氮化硅和氧化硅，所述依次沉积的氧化硅、氮化硅和氧化硅简称为ONO层，在此可通过低压化学气相沉积(LPCVD)工艺、常压化学气相沉积(APCVD)工艺或常压射频冷等离子体TEOS工艺等来沉积氧化硅，可通过LPCVD工艺或等离子增强化学气相沉积(PECVD)工艺来沉积氮化硅；本步骤中，依次沉积氧化硅、氮化硅和氧化硅的厚度范围分别为150至200埃、300至400埃以及1000至1200埃。
上述步骤S35与CMOS工艺中栅极侧墙的制作兼容，本发明可顺应双极-CMOS集成电路(BiCMOS)的发展趋势。
参见图9，结合参见图4至图8，图9显示了完成步骤S35后SOI共电极薄SOI纵向双极型晶体管器件的组成结构，如图所示，介质隔离层5沉积在顶层硅11上且覆盖共用多晶基极区43、第一和第二晶体管的多晶射极区51和51’。
接着继续步骤S36，进行刻蚀工艺在共用多晶基极区43与第一和第二晶体管的多晶射极区51和51’之间形成介质隔离结构44，并在第一和第二晶体管的多晶射极区51和51’的相对外侧形成侧墙52。
参见图10，结合参见图4至图9，图10显示了完成步骤S36后共电极薄SOI纵向双极型晶体管器件的组成结构，如图所示，介质隔离结构44形成在共用多晶基极区43与第一和第二晶体管的多晶射极区51和51’之间，侧墙52形成在第一和第二晶体管的多晶射极区51和51’的相对外侧。
接着继续步骤S37，进行离子注入工艺形成共用集电极引出区31’。在本发明的共电极薄SOI纵向双极型晶体管器件的制造方法的第一实施例中，通过N型重掺杂离子注入工艺形成N+型共用集电极引出区31’。在本发明的共电极薄SOI纵向双极型晶体管器件的制造方法的第二实施例中，通过P型重掺杂离子注入工艺形成P+型共用集电极引出区31’。
参见图11，结合参见图2、图4至图10，图11显示了完成步骤S37后共电极薄SOI纵向双极型晶体管器件的组成结构，如图所示，集电极引出区31’设置在两相邻晶体管单元T间且其两端分别与两侧的集电极区30和30’连接，且其通过设置在两侧的两个第二隔离结构21分别与两侧的硅基极区40和40’隔离。
接着进行步骤S38，进行退火工艺形成硅射极区50，其中，所述退火工艺为快速热退火(Rapid Thermal Annealing；简称RTA)工艺，退火温度范围为900至1000摄氏度，退火时间范围为6至10秒。完成步骤S 38后共电极薄SOI纵向双极型晶体管器件的组成结构示意图如图2所示。
在本发明的SOI双极型晶体管的制造方法的第一实施例中，进行步骤S38的退火工艺时，N+型多晶射极区51和51’中的掺杂杂质会分别扩散到P型硅基极区40和40’，因其杂质浓度高所以分别在P型硅基极区40和40’中分别反型形成N+型硅射极区50和50’。在本发明的SOI双极型晶体管的制造方法的第二实施例中，进行步骤S38的退火工艺时，P+型多晶射极区51和51’中的掺杂杂质会分别扩散到N型硅基极区40和40’，因其杂质浓度高所以分别在N型硅基极区40和40’中反型形成P+型硅射极区50和50’。
本发明的共电极薄SOI纵向双极型晶体管器件的制造方法还包括在共用多晶基极区43、共用集电极引出区31’、第一和第二晶体管的多晶射极区51和51’上分别制作共用基极电极、共用集电极电极和射极电极的步骤，所述三种电极均可为金属硅化物例如硅化钽或硅化钛等，其制作步骤具体包括：首先进行物理气相沉积(PVD)工艺沉积钽或钛等金属；然后进行热处理以在上述电极区形成硅化金属电极；最后去除未反应的金属。
需特别说明的是，为确保共用多晶基极区43和多晶射极区51和51’间介质隔离结构44的绝缘效果，步骤S36中可仅在第一和第二晶体管的多晶射极区51和51’的相对外侧形成侧墙52，之后再沉积氧化硅等绝缘介质并通过刻蚀工艺在共用多晶基极区43和多晶射极区51和51’间形成介质隔离结构44。
综上所述，本发明中每一晶体管单元中的第一和第二晶体管共用一共用多晶基极区，相邻的晶体管单元间共用一共用集电极引出区，如此可大大提高器件的集成度，另外可提高工作电流并方便通过调节晶体管的数目来满足与射频电路输入阻抗匹配的要求；本发明还将共用多晶基极区设置在第一和第二晶体管的多晶射极区之间且通过介质隔离结构与两者隔离，从而使其可以与多晶射极区的制作工艺兼容即共用同一层多晶硅，可有效降低工艺复杂度；另外本发明无需制作对准精度要求较高的基极连接区，相应地降低了工艺难度；再者基极连接区的去除可克服由其所带来的基极输入电阻大和极间电容大的问题，从而有效提高SOI双极型晶体管器件的频率性能；本发明可与CMOS工艺兼容，顺应了集成电路朝BiCMOS方向发展的趋势。
Claims (13)
1.一种共电极薄SOI纵向双极型晶体管器件，制作在顶层硅中，其特征在于，其包括多个晶体管单元，每一晶体管单元包括同类型的第一和第二晶体管，该第一和第二晶体管均具有依次层叠在顶层硅中的集电极区、硅基极区和硅射极区，还均具有设置在顶层硅上的多晶射极区，该硅射极区嵌设在硅基极区中；第一隔离结构设置在第一和第二晶体管间以隔离第一晶体管的集电极区、硅基极区和硅射极区与第二晶体管的集电极区、硅基极区和硅射极区；共用多晶基极区设置在第一和第二晶体管的多晶射极区之间且通过介质隔离结构与两者隔离，该共用多晶基极区与第一和第二晶体管的硅基极区均连接，第一和第二晶体管的多晶射极区的相对外侧均设置有侧墙；共用集电极引出区设置在两相邻晶体管单元间且其两端分别与两侧的集电极区连接，共用集电极引出区通过设置在两侧的第二隔离结构分别与两侧的硅基极区和硅射极区隔离。
2.如权利要求1所述的共电极薄SOI纵向双极型晶体管器件，其特征在于，该第一和第二晶体管均为NPN双极型晶体管，其集电极区均为N型掺杂，共用集电极引出区为N型重掺杂，硅基极区均为P型掺杂，共用多晶基极区为P型重掺杂，硅射极区和多晶射极区均为N型重掺杂，该硅射极区为多晶射极区的外扩散区。
3.如权利要求1所述的共电极薄SOI纵向双极型晶体管器件，其特征在于，该第一和第二晶体管均为PNP双极型晶体管，其集电极区均为P型掺杂，共用集电极引出区为P型重掺杂，硅基极区均为N型掺杂，共用多晶基极区为N型重掺杂，硅射极区和多晶射极区均为P型重掺杂，该硅射极区为多晶射极区的外扩散区。
4.如权利要求1所述的共电极薄SOI纵向双极型晶体管器件，其特征在于，该第一隔离结构为浅沟槽隔离结构，该第二隔离结构为非常浅沟槽隔离结构，该介质隔离结构和该侧墙均由氧化硅或依次层叠的氧化硅、氮化硅和氧化硅经刻蚀而成。
5.一种权利要求1所述的共电极薄SOI纵向双极型晶体管器件的制造方法，其特征在于，该方法包括以下步骤：a、在顶层硅上制作第一和第二隔离结构；b、进行离子注入工艺分别形成集电极区和硅基极区；c、进行沉积工艺在顶层硅上沉积多晶硅；d、进行离子注入工艺分别形成共用多晶基极区、第一和第二晶体管的多晶射极区；e、进行刻蚀工艺去除共用多晶基极区、第一和第二晶体管的多晶射极区以外的多晶硅；f、沉积介质隔离层并进行刻蚀工艺在共用多晶基极区与第一和第二晶体管的多晶射极区之间形成介质隔离结构，并在第一和第二晶体管的多晶射极区的相对外侧形成侧墙；g、进行离子注入工艺形成共用集电极引出区；h、进行退火工艺形成硅射极区。
6.如权利要求5所述的共电极薄SOI纵向双极型晶体管器件的制造方法，其特征在于，在步骤b中，通过N型离子注入工艺形成N型集电极区，通过P型离子注入工艺形成P型硅基极区。
7.如权利要求6所述的共电极薄SOI纵向双极型晶体管器件的制造方法，其特征在于，在步骤d中，通过P型重掺杂离子注入工艺形成P+型共用多晶基极区，通过N型重掺杂离子注入工艺形成N+型多晶射极区。
8.如权利要求7所述的共电极薄SOI纵向双极型晶体管器件的制造方法，其特征在于，在步骤g中，通过N型重掺杂离子注入工艺形成N+型共用集电极引出区。
9.如权利要求5所述的共电极薄SOI纵向双极型晶体管器件的制造方法，其特征在于，在步骤f中，该介质隔离层为氧化硅或依次层叠的氧化硅、氮化硅和氧化硅。
10.如权利要求5所述的共电极薄SOI纵向双极型晶体管器件的制造方法，其特征在于，在步骤h中，退火温度范围为900至1000摄氏度，退火时间范围为6至10秒。
11.如权利要求5所述的共电极薄SOI纵向双极型晶体管器件的制造方法，其特征在于，在步骤b中，通过P型离子注入工艺形成P型集电极区，通过N型离子注入工艺形成N型硅基极区。
12.如权利要求11所述的共电极薄SOI纵向双极型晶体管器件的制造方法，其特征在于，在步骤d中，通过N型重掺杂离子注入工艺形成N+型共用多晶基极区，通过P型重掺杂离子注入工艺形成P+型多晶射极区。
13.如权利要求12所述的共电极薄SOI纵向双极型晶体管器件的制造方法，其特征在于，在步骤g中，通过P型重掺杂离子注入工艺形成P+型共用集电极引出区。
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