JP3530641B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置および
その製造方法に関し、特にＤＲＡＭ（Dynamic Random A
ccess Memoroy ）およびその製造方法に関するものであ
る。
その製造方法に関し、特にＤＲＡＭ（Dynamic Random A
ccess Memoroy ）およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】まず、従来のＤＲＡＭの構造について図
を用いて説明する。
を用いて説明する。
【０００３】図１２は従来のＤＲＡＭの構造を示す概略
断面図である。図１２に示すように、従来のＤＲＡＭに
おいては、ｐ型シリコン基板２０１上に、分離絶縁膜２
０２が形成される。ｐ型シリコン基板２０１上にゲート
絶縁膜２１５を介在させてゲート電極２０５が形成され
る。ゲート電極２０５の両側でｐ型シリコン基板２０１
上にサイドウォール２０６が形成される。ゲート電極２
０５の両側でｐ型シリコン基板２０１内に低濃度のｎ型
拡散層２０７、２０８が形成される。ｎ型拡散層２０
７、２０８の両側にそれぞれ高濃度のｎ型拡散層２０
３、２０４が形成される。また、ｎ型拡散層２０３は分
離絶縁膜２０２と接する。ｐ型シリコン基板２０１上に
層間絶縁膜２１２が形成される。層間絶縁膜２１２にｎ
型拡散層２０３にまで達するコンタクトホール２０９が
形成される。コンタクトホール２０９中には、導電体か
ら形成され、ｎ型拡散層２０３にまで達するストレージ
ノード２１１が形成される。ストレージノード２１１は
層間絶縁膜２１２の上面において、誘電体２１３を介在
してセルプレート２１４と対向して配置されることによ
り、キャパシタを構成する。
断面図である。図１２に示すように、従来のＤＲＡＭに
おいては、ｐ型シリコン基板２０１上に、分離絶縁膜２
０２が形成される。ｐ型シリコン基板２０１上にゲート
絶縁膜２１５を介在させてゲート電極２０５が形成され
る。ゲート電極２０５の両側でｐ型シリコン基板２０１
上にサイドウォール２０６が形成される。ゲート電極２
０５の両側でｐ型シリコン基板２０１内に低濃度のｎ型
拡散層２０７、２０８が形成される。ｎ型拡散層２０
７、２０８の両側にそれぞれ高濃度のｎ型拡散層２０
３、２０４が形成される。また、ｎ型拡散層２０３は分
離絶縁膜２０２と接する。ｐ型シリコン基板２０１上に
層間絶縁膜２１２が形成される。層間絶縁膜２１２にｎ
型拡散層２０３にまで達するコンタクトホール２０９が
形成される。コンタクトホール２０９中には、導電体か
ら形成され、ｎ型拡散層２０３にまで達するストレージ
ノード２１１が形成される。ストレージノード２１１は
層間絶縁膜２１２の上面において、誘電体２１３を介在
してセルプレート２１４と対向して配置されることによ
り、キャパシタを構成する。
【０００４】図１２に示すように、従来のＤＲＡＭにお
いては、ストレージノード２１１、誘電体２１３、セル
プレート２１４から構成されるキャパシタに蓄えられた
電荷の有無により情報を記憶する。しかし、キャパシタ
に蓄えられた電荷は、時間とともに減少する。そこで、
ＤＲＡＭでは、メモリの記憶が消失しないようにするた
め、キャパシタの容量の再生が行なわれている。この動
作をリフレッシュという。
いては、ストレージノード２１１、誘電体２１３、セル
プレート２１４から構成されるキャパシタに蓄えられた
電荷の有無により情報を記憶する。しかし、キャパシタ
に蓄えられた電荷は、時間とともに減少する。そこで、
ＤＲＡＭでは、メモリの記憶が消失しないようにするた
め、キャパシタの容量の再生が行なわれている。この動
作をリフレッシュという。
【０００５】リフレッシュ時に、リーク電流が発生すれ
ば、ＤＲＡＭのリフレッシュ特性を著しく劣化させる。
リーク電流が発生する原因としては、分離絶縁膜２０２
とシリコン基板２０１との間に極端な応力がかかる場合
や、極端な電界がかかる場合や、またｎ型拡散層２０３
とシリコン基板２０１の界面がコンタクトホール２０９
にさらされ（ＰＮ）接合が不完全になる場合などが考え
られる。それ以外に、リーク電流が発生する主な原因の
１つとして、分離絶縁膜２０２とｎ型拡散層２０３との
間にわずかな隙間が生じ、ここからリーク電流が発生す
ることが考えられる。このように、リフレッシュ特性を
劣化させるリーク電流の発生を防止する方法として、Ｓ
ＡＣ（Self-Align Contact）注入法がある。
ば、ＤＲＡＭのリフレッシュ特性を著しく劣化させる。
リーク電流が発生する原因としては、分離絶縁膜２０２
とシリコン基板２０１との間に極端な応力がかかる場合
や、極端な電界がかかる場合や、またｎ型拡散層２０３
とシリコン基板２０１の界面がコンタクトホール２０９
にさらされ（ＰＮ）接合が不完全になる場合などが考え
られる。それ以外に、リーク電流が発生する主な原因の
１つとして、分離絶縁膜２０２とｎ型拡散層２０３との
間にわずかな隙間が生じ、ここからリーク電流が発生す
ることが考えられる。このように、リフレッシュ特性を
劣化させるリーク電流の発生を防止する方法として、Ｓ
ＡＣ（Self-Align Contact）注入法がある。
【０００６】ＳＡＣ注入法について、図１３を参照して
説明する。図１３はＳＡＣ注入法により形成されたＤＲ
ＡＭの構造を示す概略断面図である。図１３に示すＳＡ
Ｃ注入法により形成されたＤＲＡＭの構成と、図１２に
示すＤＲＡＭの構成との違いは、ｎ型拡散層２０３の下
部に、ｎ型拡散層２１０が形成される点である。また、
ｎ型拡散層２１０は、ｎ型拡散層２０３と分離絶縁膜２
０２の両方に接している。
説明する。図１３はＳＡＣ注入法により形成されたＤＲ
ＡＭの構造を示す概略断面図である。図１３に示すＳＡ
Ｃ注入法により形成されたＤＲＡＭの構成と、図１２に
示すＤＲＡＭの構成との違いは、ｎ型拡散層２０３の下
部に、ｎ型拡散層２１０が形成される点である。また、
ｎ型拡散層２１０は、ｎ型拡散層２０３と分離絶縁膜２
０２の両方に接している。
【０００７】次に、ＳＡＣ注入法について図１３を参照
して説明する。図１３に示すように、ｐ型シリコン基板
２０１上に、分離絶縁膜２０２、ゲート絶縁膜２１５、
ゲート電極２０５、サイドウォール２０６を形成する。
また、ｐ型シリコン基板２０１内に、ｎ型拡散層２０
４、２０５、２０７、２０８を形成する。その後、リン
を１００ｋｅＶ、４×１０14／ｃｍ2 でイオン注入し、
８５０℃、３０分の熱処理を行なって、ｎ型拡散層２１
０を形成する。次に、ストレージノード２１１、誘電体
２１３、セルプレート２１４を形成する。このように形
成されたＤＲＡＭにおいては、ｎ型拡散層２１０が、リ
ーク電流の発生の原因となるｎ型拡散層２０３と分離絶
縁膜２０２の間の隙間を埋める。よって、ストレージノ
ード２１１からｐ型シリコン基板２０１に電流が流れる
のを防ぐ。
して説明する。図１３に示すように、ｐ型シリコン基板
２０１上に、分離絶縁膜２０２、ゲート絶縁膜２１５、
ゲート電極２０５、サイドウォール２０６を形成する。
また、ｐ型シリコン基板２０１内に、ｎ型拡散層２０
４、２０５、２０７、２０８を形成する。その後、リン
を１００ｋｅＶ、４×１０14／ｃｍ2 でイオン注入し、
８５０℃、３０分の熱処理を行なって、ｎ型拡散層２１
０を形成する。次に、ストレージノード２１１、誘電体
２１３、セルプレート２１４を形成する。このように形
成されたＤＲＡＭにおいては、ｎ型拡散層２１０が、リ
ーク電流の発生の原因となるｎ型拡散層２０３と分離絶
縁膜２０２の間の隙間を埋める。よって、ストレージノ
ード２１１からｐ型シリコン基板２０１に電流が流れる
のを防ぐ。
【０００８】また、このＳＡＣ注入を全く行なわない
と、ストレージノード２１１から送られる電子が分離絶
縁膜２０２とｎ型拡散層２０３の間の不完全な（ＰＮ）
接合を流れ、リーク電流が発生する。
と、ストレージノード２１１から送られる電子が分離絶
縁膜２０２とｎ型拡散層２０３の間の不完全な（ＰＮ）
接合を流れ、リーク電流が発生する。
【０００９】
【発明が解決しようとする課題】ここで、ＳＡＣ注入法
を行なう場合の問題点について、図１４（Ａ）を参照し
て説明する。
を行なう場合の問題点について、図１４（Ａ）を参照し
て説明する。
【００１０】図１４（Ａ）はメモリセル部におけるＳＡ
Ｃ注入法の工程を示す概略断面図である。図１４（Ａ）
を参照して、ｎ型拡散層２０３より深い場所にｎ型拡散
層２１０を形成するためには、イオンに高いエネルギを
与えて、注入を行なう必要がある。その場合、図１４
（Ｂ）で示すように、本来ＳＡＣ注入を行なわない周辺
回路領域において、層間絶縁膜２１２の薄い部分では、
高エネルギが与えられたイオンが、ゲート電極３０５や
ゲート電極直下のチャネル領域に注入される。その結
果、しきい値が所望の値と異なるという問題が発生す
る。
Ｃ注入法の工程を示す概略断面図である。図１４（Ａ）
を参照して、ｎ型拡散層２０３より深い場所にｎ型拡散
層２１０を形成するためには、イオンに高いエネルギを
与えて、注入を行なう必要がある。その場合、図１４
（Ｂ）で示すように、本来ＳＡＣ注入を行なわない周辺
回路領域において、層間絶縁膜２１２の薄い部分では、
高エネルギが与えられたイオンが、ゲート電極３０５や
ゲート電極直下のチャネル領域に注入される。その結
果、しきい値が所望の値と異なるという問題が発生す
る。
【００１１】また、ＳＡＣ注入のエネルギを大きくしす
ぎると、図１４（Ａ）においてｎ型拡散層２１０が基板
表面から深い位置に形成される。そのため、ｎ型拡散層
２１０が拡散した場合に、他のメモリセルのｎ型拡散層
とパンチスルーする。
ぎると、図１４（Ａ）においてｎ型拡散層２１０が基板
表面から深い位置に形成される。そのため、ｎ型拡散層
２１０が拡散した場合に、他のメモリセルのｎ型拡散層
とパンチスルーする。
【００１２】また、ＳＡＣ注入後の熱処理温度を上げ
る、または熱処理時間を長くする場合には、ｎ型拡散層
２１０が拡散して他のメモリセルのｎ型拡散層とパンチ
スルーする。
る、または熱処理時間を長くする場合には、ｎ型拡散層
２１０が拡散して他のメモリセルのｎ型拡散層とパンチ
スルーする。
【００１３】さらには、層間絶縁膜２１２をエッチング
する際、コンタクトホール２０９の底部に、エッチング
粒子と層間絶縁膜等との反応によって生じた反応生成物
２１５が残留する。この反応生成物２１６は、洗浄では
完全に浄化できない。そのため、ｎ型拡散層２０３とス
トレージノード２１１とのコンタクト抵抗が増大する問
題があった。
する際、コンタクトホール２０９の底部に、エッチング
粒子と層間絶縁膜等との反応によって生じた反応生成物
２１５が残留する。この反応生成物２１６は、洗浄では
完全に浄化できない。そのため、ｎ型拡散層２０３とス
トレージノード２１１とのコンタクト抵抗が増大する問
題があった。
【００１４】本発明は、上述のようなリーク電流の生ず
る原因となる高エネルギによるイオン注入、高温熱処理
を軽減し、低エネルギによるイオン注入、低温熱処理
で、リーク電流の発生の少ない拡散層を形成する半導体
装置を提供することを目的とする。
る原因となる高エネルギによるイオン注入、高温熱処理
を軽減し、低エネルギによるイオン注入、低温熱処理
で、リーク電流の発生の少ない拡散層を形成する半導体
装置を提供することを目的とする。
【００１５】また、拡散層とストレージノードとのコン
タクト抵抗が低い半導体装置を提供することを目的とす
る。
タクト抵抗が低い半導体装置を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】本発明における半導体装
置においては、半導体基板と、素子分離絶縁膜と、ゲー
ト電極と、第１と第２の不純物領域と、第３の不純物領
域と、絶縁層と、導電層とを備えたものである。半導体
基板は、主表面を有し、第１導電型である。素子分離絶
縁膜は、半導体基板の主表面上に形成される。ゲート電
極は、素子分離絶縁膜と距離を隔てて、かつ半導体基板
の主表面上にゲート絶縁膜を介在させて形成される。第
１と第２の不純物領域は、第２導電型であり、ゲート電
極の両側で半導体基板の主表面に、かつ互いに距離を隔
てて形成される。また、第１の不純物領域は、ゲート電
極と素子分離領域の間でそれらに隣接して形成される。
また、ゲート電極と素子分離絶縁膜の間の半導体基板の
主表面と素子分離絶縁膜の一部がエッチングされて素子
分離絶縁膜に接する凹部が形成される。第３の不純物領
域は、第２導電型であり、第１の不純物領域と素子分離
絶縁膜とに接するように形成される。コンタクトホール
は、第１と第３の少なくとも一方の不純物領域の表面で
かつ凹部を底壁とする。絶縁層は、そのコンタクトホー
ルを有し、ゲート電極と分離絶縁膜の上に形成される。
導電層は、コンタクトホールを通じて第１と第３の少な
くとも一方の不純物領域に接触するように形成される。
置においては、半導体基板と、素子分離絶縁膜と、ゲー
ト電極と、第１と第２の不純物領域と、第３の不純物領
域と、絶縁層と、導電層とを備えたものである。半導体
基板は、主表面を有し、第１導電型である。素子分離絶
縁膜は、半導体基板の主表面上に形成される。ゲート電
極は、素子分離絶縁膜と距離を隔てて、かつ半導体基板
の主表面上にゲート絶縁膜を介在させて形成される。第
１と第２の不純物領域は、第２導電型であり、ゲート電
極の両側で半導体基板の主表面に、かつ互いに距離を隔
てて形成される。また、第１の不純物領域は、ゲート電
極と素子分離領域の間でそれらに隣接して形成される。
また、ゲート電極と素子分離絶縁膜の間の半導体基板の
主表面と素子分離絶縁膜の一部がエッチングされて素子
分離絶縁膜に接する凹部が形成される。第３の不純物領
域は、第２導電型であり、第１の不純物領域と素子分離
絶縁膜とに接するように形成される。コンタクトホール
は、第１と第３の少なくとも一方の不純物領域の表面で
かつ凹部を底壁とする。絶縁層は、そのコンタクトホー
ルを有し、ゲート電極と分離絶縁膜の上に形成される。
導電層は、コンタクトホールを通じて第１と第３の少な
くとも一方の不純物領域に接触するように形成される。
【００１７】また、コンタクトホールの底壁は、半導体
基板の主表面からの深さが第１の不純物領域と素子分離
絶縁膜の底面よりも浅い位置にある。
基板の主表面からの深さが第１の不純物領域と素子分離
絶縁膜の底面よりも浅い位置にある。
【００１８】また、コンタクトホールの底壁は、半導体
基板の主表面からの深さが第１の不純物領域と素子分離
絶縁膜の底面よりも深い位置にある。
基板の主表面からの深さが第１の不純物領域と素子分離
絶縁膜の底面よりも深い位置にある。
【００１９】また、コンタクトホールの底壁は、半導体
基板の主表面からの深さが第１の不純物領域の底面より
も深く、かつ素子分離絶縁膜の底面よりも浅い位置にあ
る。
基板の主表面からの深さが第１の不純物領域の底面より
も深く、かつ素子分離絶縁膜の底面よりも浅い位置にあ
る。
【００２０】また、本発明における別の局面の半導体装
置においては、半導体基板と、第１の絶縁層と、半導体
層と、素子分離絶縁膜と、ゲート電極と、第１と第２の
不純物領域と、第３の不純物領域と、第２の絶縁層と、
導電層とを備えたものである。第１の絶縁膜は半導体基
板上に形成される。半導体層は、第１の絶縁膜上に形成
され、主表面を有し、第１導電型である。素子分離絶縁
膜は、半導体層の主表面上に形成される。ゲート電極
は、素子分離絶縁膜と距離を隔てて、かつ半導体層の主
表面上にゲート絶縁膜を介在させて形成される。第１と
第２の不純物領域は、第２導電型であり、ゲート電極の
両側で半導体層の主表面に、かつ互いに距離を隔てて形
成される。また、第１の不純物領域は、ゲート電極と素
子分離絶縁膜の間でそれらに隣接して形成される。ま
た、ゲート電極と素子分離絶縁膜の間の半導体層の主表
面と素子分離絶縁膜の一部がエッチングされて素子分離
絶縁膜に接する凹部が形成される。第３の不純物領域
は、第２導電型であり、第１の不純物領域と素子分離絶
縁膜とに接するように形成される。コンタクトホール
は、第１と第３の少なくとも一方の不純物領域の表面で
かつ凹部を底壁とするように形成される。第２の絶縁層
は、そのコンタクトホールを有し、ゲート電極と分離絶
縁膜の上に形成される。導電層は、コンタクトホールを
通じて第１と第３の少なくとも一方の不純物領域に接触
するように形成される。
置においては、半導体基板と、第１の絶縁層と、半導体
層と、素子分離絶縁膜と、ゲート電極と、第１と第２の
不純物領域と、第３の不純物領域と、第２の絶縁層と、
導電層とを備えたものである。第１の絶縁膜は半導体基
板上に形成される。半導体層は、第１の絶縁膜上に形成
され、主表面を有し、第１導電型である。素子分離絶縁
膜は、半導体層の主表面上に形成される。ゲート電極
は、素子分離絶縁膜と距離を隔てて、かつ半導体層の主
表面上にゲート絶縁膜を介在させて形成される。第１と
第２の不純物領域は、第２導電型であり、ゲート電極の
両側で半導体層の主表面に、かつ互いに距離を隔てて形
成される。また、第１の不純物領域は、ゲート電極と素
子分離絶縁膜の間でそれらに隣接して形成される。ま
た、ゲート電極と素子分離絶縁膜の間の半導体層の主表
面と素子分離絶縁膜の一部がエッチングされて素子分離
絶縁膜に接する凹部が形成される。第３の不純物領域
は、第２導電型であり、第１の不純物領域と素子分離絶
縁膜とに接するように形成される。コンタクトホール
は、第１と第３の少なくとも一方の不純物領域の表面で
かつ凹部を底壁とするように形成される。第２の絶縁層
は、そのコンタクトホールを有し、ゲート電極と分離絶
縁膜の上に形成される。導電層は、コンタクトホールを
通じて第１と第３の少なくとも一方の不純物領域に接触
するように形成される。
【００２１】このように構成された半導体装置において
は、リーク電流の発生の原因となる分離絶縁膜と第１の
不純物領域の界面の不完全な（ＰＮ）接合を、第３の不
純物によって埋めることができる。その結果、リーク電
流が発生しにくくなる。
は、リーク電流の発生の原因となる分離絶縁膜と第１の
不純物領域の界面の不完全な（ＰＮ）接合を、第３の不
純物によって埋めることができる。その結果、リーク電
流が発生しにくくなる。
【００２２】また、導電層と第１または第３の不純物領
域は、凹部で接触する。よって、凹部がない場合に比べ
て、接触面積が大きくなり、コンタクト抵抗が低減す
る。その結果、電流が流れやすくなる。
域は、凹部で接触する。よって、凹部がない場合に比べ
て、接触面積が大きくなり、コンタクト抵抗が低減す
る。その結果、電流が流れやすくなる。
【００２３】また、本発明における半導体装置の製造方
法においては、素子分離絶縁膜を形成する工程と、ゲー
ト電極を形成する工程と、第１と第２の不純物領域を形
成する工程と、絶縁層を形成する工程と、コンタクトホ
ールを形成する工程と、凹部を形成する工程と、第３の
不純物領域を形成する工程と、導電層を形成する工程と
を備えたものである。素子分離絶縁膜を形成する工程で
は、第１導電型の半導体基板の主表面上に、素子分離絶
縁膜が形成される。ゲート電極を形成する工程では、素
子分離絶縁膜と距離を隔てて、かつ半導体基板の主表面
上にゲート絶縁膜を介在させてゲート電極が形成され
る。第１と第２の不純物領域を形成する工程では、ゲー
ト電極の両側で半導体基板の主表面に、かつ距離を隔て
て第２導電型の第１と第２の不純物領域が形成される。
また、第１の不純物領域を形成する工程では、ゲート電
極と素子分離絶縁膜との間で、それらに隣接して第１の
不純物領域が形成される。絶縁層を形成する工程では、
ゲート電極と、素子分離絶縁膜の上に絶縁層が形成され
る。コンタクトホールを形成する工程では、絶縁層の一
部を除去することにより、第１の不純物領域の表面を底
壁とするコンタクトホールが絶縁層に形成される。凹部
を形成する工程では、素子分離絶縁膜に接するように、
半導体基板の一部と素子分離絶縁膜の一部を除去するこ
とによりコンタクトホールの底壁に凹部が形成される。
第３の不純物領域を形成する工程では、コンタクトホー
ルに第２導電型の不純物イオンを注入することにより、
第１の不純物領域と素子分離絶縁膜とに接するように第
２導電型の第３の不純物領域が形成される。導電層を形
成する工程では、コンタクトホールを通じて第１と第３
の少なくとも一方の不純物領域に接触するように導電層
が形成される。
法においては、素子分離絶縁膜を形成する工程と、ゲー
ト電極を形成する工程と、第１と第２の不純物領域を形
成する工程と、絶縁層を形成する工程と、コンタクトホ
ールを形成する工程と、凹部を形成する工程と、第３の
不純物領域を形成する工程と、導電層を形成する工程と
を備えたものである。素子分離絶縁膜を形成する工程で
は、第１導電型の半導体基板の主表面上に、素子分離絶
縁膜が形成される。ゲート電極を形成する工程では、素
子分離絶縁膜と距離を隔てて、かつ半導体基板の主表面
上にゲート絶縁膜を介在させてゲート電極が形成され
る。第１と第２の不純物領域を形成する工程では、ゲー
ト電極の両側で半導体基板の主表面に、かつ距離を隔て
て第２導電型の第１と第２の不純物領域が形成される。
また、第１の不純物領域を形成する工程では、ゲート電
極と素子分離絶縁膜との間で、それらに隣接して第１の
不純物領域が形成される。絶縁層を形成する工程では、
ゲート電極と、素子分離絶縁膜の上に絶縁層が形成され
る。コンタクトホールを形成する工程では、絶縁層の一
部を除去することにより、第１の不純物領域の表面を底
壁とするコンタクトホールが絶縁層に形成される。凹部
を形成する工程では、素子分離絶縁膜に接するように、
半導体基板の一部と素子分離絶縁膜の一部を除去するこ
とによりコンタクトホールの底壁に凹部が形成される。
第３の不純物領域を形成する工程では、コンタクトホー
ルに第２導電型の不純物イオンを注入することにより、
第１の不純物領域と素子分離絶縁膜とに接するように第
２導電型の第３の不純物領域が形成される。導電層を形
成する工程では、コンタクトホールを通じて第１と第３
の少なくとも一方の不純物領域に接触するように導電層
が形成される。
【００２４】また、本発明の別の局面に従った半導体装
置の製造方法においては、第１の絶縁層を形成する工程
と、半導体層を形成する工程と、素子分離絶縁膜を形成
する工程と、ゲート電極を形成する工程と、第１と第２
の不純物領域を形成する工程と、第２の絶縁層を形成す
る工程と、コンタクトホールを形成する工程と、凹部を
形成する工程と、第３の不純物領域を形成する工程と、
第２の導電層を形成する工程とを備えたものである。第
１の絶縁層を形成する工程では、半導体基板の上に第１
の絶縁層が形成される。半導体層を形成する工程では、
第１の絶縁層の上に第１導電型の半導体層が形成され
る。素子分離絶縁膜を形成する工程では、第１導電型の
半導体層の主表面上に素子分離絶縁膜が形成される。ゲ
ート電極を形成する工程では、素子分離絶縁膜と距離を
隔て、かつ半導体層の主表面上にゲート絶縁膜を介在さ
せてゲート電極が形成される。第１と第２の不純物領域
を形成する工程では、ゲート電極の両側で半導体層の主
表面にかつ互いに距離を隔てて第２導電型の第１と第２
の不純物領域が形成される。また、第１の不純物領域を
形成する工程では、ゲート電極と素子分離絶縁膜との間
で、それらに隣接して第１の不純物領域が形成される。
第２の絶縁層を形成する工程では、ゲート電極と素子分
離絶縁膜の上に第２の絶縁層が形成される。コンタクト
ホールを形成する工程では、第２の絶縁層の一部を除去
することにより、第１の不純物領域の表面を底壁とする
コンタクトホールが形成される。凹部を形成する工程で
は、素子分離絶縁膜に接するように半導体層の一部と素
子分離絶縁膜の一部を除去することにより、コンタクト
ホールの底壁に凹部が形成される。第３の不純物領域を
形成する工程では、コンタクトホールに第２導電型の不
純物をイオン注入することにより、第１の不純物領域と
素子分離絶縁膜とに接するように第２導電型の第３の不
純物領域が形成される。導電層を形成する工程では、コ
ンタクトホールを通じて第１と第３の少なくとも一方の
不純物領域に接触するように、導電層が形成される。
置の製造方法においては、第１の絶縁層を形成する工程
と、半導体層を形成する工程と、素子分離絶縁膜を形成
する工程と、ゲート電極を形成する工程と、第１と第２
の不純物領域を形成する工程と、第２の絶縁層を形成す
る工程と、コンタクトホールを形成する工程と、凹部を
形成する工程と、第３の不純物領域を形成する工程と、
第２の導電層を形成する工程とを備えたものである。第
１の絶縁層を形成する工程では、半導体基板の上に第１
の絶縁層が形成される。半導体層を形成する工程では、
第１の絶縁層の上に第１導電型の半導体層が形成され
る。素子分離絶縁膜を形成する工程では、第１導電型の
半導体層の主表面上に素子分離絶縁膜が形成される。ゲ
ート電極を形成する工程では、素子分離絶縁膜と距離を
隔て、かつ半導体層の主表面上にゲート絶縁膜を介在さ
せてゲート電極が形成される。第１と第２の不純物領域
を形成する工程では、ゲート電極の両側で半導体層の主
表面にかつ互いに距離を隔てて第２導電型の第１と第２
の不純物領域が形成される。また、第１の不純物領域を
形成する工程では、ゲート電極と素子分離絶縁膜との間
で、それらに隣接して第１の不純物領域が形成される。
第２の絶縁層を形成する工程では、ゲート電極と素子分
離絶縁膜の上に第２の絶縁層が形成される。コンタクト
ホールを形成する工程では、第２の絶縁層の一部を除去
することにより、第１の不純物領域の表面を底壁とする
コンタクトホールが形成される。凹部を形成する工程で
は、素子分離絶縁膜に接するように半導体層の一部と素
子分離絶縁膜の一部を除去することにより、コンタクト
ホールの底壁に凹部が形成される。第３の不純物領域を
形成する工程では、コンタクトホールに第２導電型の不
純物をイオン注入することにより、第１の不純物領域と
素子分離絶縁膜とに接するように第２導電型の第３の不
純物領域が形成される。導電層を形成する工程では、コ
ンタクトホールを通じて第１と第３の少なくとも一方の
不純物領域に接触するように、導電層が形成される。
【００２５】このような工程を備えた半導体装置の製造
方法においては、リーク電流の原因となる素子分離絶縁
膜と第１の不純物領域の界面の不完全な（ＰＮ）接合
を、第３の不純物領域によって埋めることができる。そ
の結果、リーク電流が発生しにくくなる。また、導電層
と第１または第３の不純物領域は、凹部で接触する。よ
って、凹部がない場合に比べて接触面積が大きくなり、
コンタクト抵抗が低減する。その結果、電流が流れやす
くなる。さらに、この製造方法においては、凹部を形成
するとき、基板または半導体層の表面を一部削ることに
なる。このとき、層間絶縁膜をエッチングするとき、発
生し、基板表面に付着した反応生成物が除去されること
になる。その結果、コンタクト抵抗が低減し、リーク電
流が発生しにくくなる。さらにまた、この発明の製造方
法においては、コンタクトホールの底壁に凹部が形成さ
れた後、そのコンタクトホールを通じて不純物イオンが
注入される。よって、第３の不純物領域を形成する際の
イオン注入エネルギを低減できる。その結果、周辺回路
の絶縁層の薄い部分でも、ゲート電極やチャネル領域に
イオンが注入されず、しきい値が所望の値と異なるとい
う問題が発生しない。
方法においては、リーク電流の原因となる素子分離絶縁
膜と第１の不純物領域の界面の不完全な（ＰＮ）接合
を、第３の不純物領域によって埋めることができる。そ
の結果、リーク電流が発生しにくくなる。また、導電層
と第１または第３の不純物領域は、凹部で接触する。よ
って、凹部がない場合に比べて接触面積が大きくなり、
コンタクト抵抗が低減する。その結果、電流が流れやす
くなる。さらに、この製造方法においては、凹部を形成
するとき、基板または半導体層の表面を一部削ることに
なる。このとき、層間絶縁膜をエッチングするとき、発
生し、基板表面に付着した反応生成物が除去されること
になる。その結果、コンタクト抵抗が低減し、リーク電
流が発生しにくくなる。さらにまた、この発明の製造方
法においては、コンタクトホールの底壁に凹部が形成さ
れた後、そのコンタクトホールを通じて不純物イオンが
注入される。よって、第３の不純物領域を形成する際の
イオン注入エネルギを低減できる。その結果、周辺回路
の絶縁層の薄い部分でも、ゲート電極やチャネル領域に
イオンが注入されず、しきい値が所望の値と異なるとい
う問題が発生しない。
【００２６】
【発明の実施の形態】以下、本発明のＤＲＡＭの構成に
ついて、図を用いて説明する。
ついて、図を用いて説明する。
【００２７】実施の形態１
図１は、本発明の実施の形態１におけるＤＲＡＭの構成
を概略的に示す断面図である。図１を参照して、ｐ型シ
リコン基板１上にゲート絶縁膜１５を介してゲート電極
５が形成される。また、ゲート電極５の両側でかつｐ型
シリコン基板１上に、サイドウォール６が形成される。
ｐ型シリコン基板１上に層間絶縁膜１２が形成される。
層間絶縁膜１２とｐ型シリコン基板１をエッチングする
ことにより、コンタクトホール９が形成される。コンタ
クトホール９内と層間絶縁膜１２上に、導電体よりなる
ストレージノード１１が形成される。ストレージノード
１１上に誘電体１３を介して、導電体からなるセルプレ
ート１４が形成される。ｐ型シリコン基板１に分離絶縁
膜２が形成される。ｐ型シリコン基板１内でゲート電極
５の両側に、低濃度のｎ型拡散層７、８が形成される。
ｎ型拡散層７、８の両側に高濃度のｎ型拡散層３、４が
形成される。ｎ型拡散層３もしくはｎ型拡散層７と素子
分離膜２とストレージノード１１に接するように、ｎ型
拡散層１０が形成される。
を概略的に示す断面図である。図１を参照して、ｐ型シ
リコン基板１上にゲート絶縁膜１５を介してゲート電極
５が形成される。また、ゲート電極５の両側でかつｐ型
シリコン基板１上に、サイドウォール６が形成される。
ｐ型シリコン基板１上に層間絶縁膜１２が形成される。
層間絶縁膜１２とｐ型シリコン基板１をエッチングする
ことにより、コンタクトホール９が形成される。コンタ
クトホール９内と層間絶縁膜１２上に、導電体よりなる
ストレージノード１１が形成される。ストレージノード
１１上に誘電体１３を介して、導電体からなるセルプレ
ート１４が形成される。ｐ型シリコン基板１に分離絶縁
膜２が形成される。ｐ型シリコン基板１内でゲート電極
５の両側に、低濃度のｎ型拡散層７、８が形成される。
ｎ型拡散層７、８の両側に高濃度のｎ型拡散層３、４が
形成される。ｎ型拡散層３もしくはｎ型拡散層７と素子
分離膜２とストレージノード１１に接するように、ｎ型
拡散層１０が形成される。
【００２８】次に、本発明の実施の形態１におけるＤＲ
ＡＭの製造方法について説明する。図２〜図４は本発明
の実施の形態１におけるＤＲＡＭの製造方法を工程順に
示す概略断面図である。まず、図２を参照して、ｐ型シ
リコン基板１上に、分離絶縁膜２が形成される。ｐ型シ
リコン基板１は１０Ω・ｃｍの比抵抗のウェハを用い
る。分離絶縁膜２は改良ＬＯＣＯＳ法により形成され
た、厚さ２５００Åの酸化膜である。ｐ型シリコン基板
１上に、ゲート絶縁膜１５を介してゲート電極５が形成
される。ゲート電極５はリンでドープされたポリシリコ
ンを用いる。ｐ型シリコン基板上で、かつゲート電極５
の両側に、ＣＶＤ法で成膜したシリコン酸化膜をエッチ
バックすることにより、サイドウォール６を形成する。
ｐ型シリコン基板１内で、かつゲート電極５の両側に砒
素を３０ｋｅＶ、１×１０14／ｃｍ 2 、注入角度４５°
でイオン注入することにより低濃度のｎ型拡散層７、８
を形成する。ｎ型拡散層７、８の両側のそれぞれに、サ
イドウォール６をマスクとした不純物イオン注入によ
り、ｎ型拡散層３、４を形成する。ｎ型拡散層３、４
は、ｎ型拡散層７、８より高濃度である。ｐ型シリコン
基板１上に、シリコン酸化膜をＣＶＤ法により１０００
０Åの厚みで堆積することにより、層間絶縁膜１２を形
成する。層間絶縁膜１２をレジストマスクを用いてＲＩ
Ｅ法によりエッチングして、コンタクトホール９を形成
する。このとき、分離絶縁膜２もエッチングされる。ま
た、エッチング粒子と層間絶縁膜１２や分離絶縁膜２と
の反応生成物１６がコンタクトホール９の底面に堆積す
る。
ＡＭの製造方法について説明する。図２〜図４は本発明
の実施の形態１におけるＤＲＡＭの製造方法を工程順に
示す概略断面図である。まず、図２を参照して、ｐ型シ
リコン基板１上に、分離絶縁膜２が形成される。ｐ型シ
リコン基板１は１０Ω・ｃｍの比抵抗のウェハを用い
る。分離絶縁膜２は改良ＬＯＣＯＳ法により形成され
た、厚さ２５００Åの酸化膜である。ｐ型シリコン基板
１上に、ゲート絶縁膜１５を介してゲート電極５が形成
される。ゲート電極５はリンでドープされたポリシリコ
ンを用いる。ｐ型シリコン基板上で、かつゲート電極５
の両側に、ＣＶＤ法で成膜したシリコン酸化膜をエッチ
バックすることにより、サイドウォール６を形成する。
ｐ型シリコン基板１内で、かつゲート電極５の両側に砒
素を３０ｋｅＶ、１×１０14／ｃｍ 2 、注入角度４５°
でイオン注入することにより低濃度のｎ型拡散層７、８
を形成する。ｎ型拡散層７、８の両側のそれぞれに、サ
イドウォール６をマスクとした不純物イオン注入によ
り、ｎ型拡散層３、４を形成する。ｎ型拡散層３、４
は、ｎ型拡散層７、８より高濃度である。ｐ型シリコン
基板１上に、シリコン酸化膜をＣＶＤ法により１０００
０Åの厚みで堆積することにより、層間絶縁膜１２を形
成する。層間絶縁膜１２をレジストマスクを用いてＲＩ
Ｅ法によりエッチングして、コンタクトホール９を形成
する。このとき、分離絶縁膜２もエッチングされる。ま
た、エッチング粒子と層間絶縁膜１２や分離絶縁膜２と
の反応生成物１６がコンタクトホール９の底面に堆積す
る。
【００２９】図３を参照して、反応生成物１６を、化学
的ドライエッチングを行なうことで除去する。さらに、
ｎ型拡散層３や、ｐ型シリコン基板１をｐ型シリコン基
板１の主表面から５００Å以上エッチングすることによ
って、コンタクトホール９を掘り下げる。コンタクトホ
ール９の底壁は、ｐ型半導体基板の主表面からの深さが
ｎ型拡散層３と分離絶縁膜２の底面よりも浅い位置にあ
る。
的ドライエッチングを行なうことで除去する。さらに、
ｎ型拡散層３や、ｐ型シリコン基板１をｐ型シリコン基
板１の主表面から５００Å以上エッチングすることによ
って、コンタクトホール９を掘り下げる。コンタクトホ
ール９の底壁は、ｐ型半導体基板の主表面からの深さが
ｎ型拡散層３と分離絶縁膜２の底面よりも浅い位置にあ
る。
【００３０】図４（Ａ）を参照して、リンを５０ｋｅ
Ｖ、５×１０14／ｃｍ2 、注入角度０°でイオン注入
し、８００℃、２０分の熱処理を行なってｎ型拡散層１
０が形成される。このとき、ｎ型拡散層１０はｎ型拡散
層３もしくはｎ型拡散層７と分離絶縁膜２の両方に接す
るように形成される。
Ｖ、５×１０14／ｃｍ2 、注入角度０°でイオン注入
し、８００℃、２０分の熱処理を行なってｎ型拡散層１
０が形成される。このとき、ｎ型拡散層１０はｎ型拡散
層３もしくはｎ型拡散層７と分離絶縁膜２の両方に接す
るように形成される。
【００３１】図１を参照して、コンタクトホール９内
と、層間絶縁膜１２上にｎ型拡散層１０と接するよう
に、導電体よりなるストレージノード１１が形成され
る。ストレージノード１１上に、誘電体１３を介して、
導電体からなるセルプレート１４が形成される。
と、層間絶縁膜１２上にｎ型拡散層１０と接するよう
に、導電体よりなるストレージノード１１が形成され
る。ストレージノード１１上に、誘電体１３を介して、
導電体からなるセルプレート１４が形成される。
【００３２】上記のように、本発明の実施の形態１にお
けるＤＲＡＭは構成され、かつ形成される。
けるＤＲＡＭは構成され、かつ形成される。
【００３３】次に、本発明の実施の形態１におけるＤＲ
ＡＭの作用、効果について説明する。
ＡＭの作用、効果について説明する。
【００３４】図１を参照して、ｎ型拡散層３と分離絶縁
膜２の両方に接するようにｎ型拡散層１０が形成され
る。よって、リーク電流発生の原因となるｎ型拡散層３
と分離絶縁膜２の界面の不完全な（ＰＮ）接合を、ｎ型
拡散層１０が埋める。その結果、リーク電流が発生しに
くい構造となる。
膜２の両方に接するようにｎ型拡散層１０が形成され
る。よって、リーク電流発生の原因となるｎ型拡散層３
と分離絶縁膜２の界面の不完全な（ＰＮ）接合を、ｎ型
拡散層１０が埋める。その結果、リーク電流が発生しに
くい構造となる。
【００３５】図１を参照して、ｎ型拡散層１０とストレ
ージノード１１の界面には、反応生成物１６が存在しな
い。これは、図３で示す製造工程において、反応生成物
１６を化学的ドライエッチングを行なうことにより除去
するからである。したがって、ｎ型拡散層１０とストレ
ージノード１１の接続が完全なものとなり、リーク電流
が発生しない。
ージノード１１の界面には、反応生成物１６が存在しな
い。これは、図３で示す製造工程において、反応生成物
１６を化学的ドライエッチングを行なうことにより除去
するからである。したがって、ｎ型拡散層１０とストレ
ージノード１１の接続が完全なものとなり、リーク電流
が発生しない。
【００３６】図４を参照して、ｎ型拡散層１０は、リン
をイオン注入し、熱処理を行なうことにより、コンタク
トホール９の底面に接するように形成される。コンタク
トホール９の底面から、ｎ型拡散層３の底部までの距離
は、ｐ型シリコン基板１をエッチングしない場合に比べ
て、短い。よって、従来に比較して、イオンに小さいエ
ネルギを与えることによってｎ型拡散層３に接するよう
にｎ型拡散層１０を形成することができる。よって、層
間絶縁膜１２が薄い周辺回路部においてイオンがゲート
電極３０５やゲート絶縁膜３１５やその下部に位置する
チャネル領域に注入されることはない。その結果、周辺
回路部においてしきい値が所望の値と異なるという問題
が発生しない。
をイオン注入し、熱処理を行なうことにより、コンタク
トホール９の底面に接するように形成される。コンタク
トホール９の底面から、ｎ型拡散層３の底部までの距離
は、ｐ型シリコン基板１をエッチングしない場合に比べ
て、短い。よって、従来に比較して、イオンに小さいエ
ネルギを与えることによってｎ型拡散層３に接するよう
にｎ型拡散層１０を形成することができる。よって、層
間絶縁膜１２が薄い周辺回路部においてイオンがゲート
電極３０５やゲート絶縁膜３１５やその下部に位置する
チャネル領域に注入されることはない。その結果、周辺
回路部においてしきい値が所望の値と異なるという問題
が発生しない。
【００３７】図５は、本発明の実施の形態１におけるｐ
型シリコン基板１の主表面からコンタクトホール９の底
壁までのエッチング深さとストレージノード１１とｎ型
拡散層１０とのコンタクト抵抗を示すグラフである。ｐ
型シリコン基板１の主表面からコンタクトホール９の底
壁までの深さを深くすると、ストレージノード１１とｎ
型拡散層１０とのコンタクト抵抗が小さくなっているこ
とがわかる。これは、ストレージノード１１とｎ型拡散
層１０のコンタクト面積が増大しているからであると考
えられる。よって、本発明の実施の形態１においては、
ｐ型シリコン基板１をエッチングしない場合に比べて、
コンタクト抵抗を減少させることができる。
型シリコン基板１の主表面からコンタクトホール９の底
壁までのエッチング深さとストレージノード１１とｎ型
拡散層１０とのコンタクト抵抗を示すグラフである。ｐ
型シリコン基板１の主表面からコンタクトホール９の底
壁までの深さを深くすると、ストレージノード１１とｎ
型拡散層１０とのコンタクト抵抗が小さくなっているこ
とがわかる。これは、ストレージノード１１とｎ型拡散
層１０のコンタクト面積が増大しているからであると考
えられる。よって、本発明の実施の形態１においては、
ｐ型シリコン基板１をエッチングしない場合に比べて、
コンタクト抵抗を減少させることができる。
【００３８】実施の形態２
図６は、本発明の実施の形態２におけるＤＲＡＭの構成
を概略的に示す断面図である。図６を参照して、ｐ型シ
リコン基板２１上に、ゲート絶縁膜３５を介してゲート
電極２５が形成される。ｐ型シリコン基板２１上でかつ
ゲート電極２５の両側にサイドウォール２６が形成され
る。ｐ型シリコン基板上にゲート電極５と距離を隔てて
分離絶縁膜２２が形成される。ｐ型シリコン基板２１上
に、層間絶縁膜３２が形成される。層間絶縁膜３２、ｐ
型シリコン基板１、分離絶縁膜２２をエッチングするこ
とにより、コンタクトホール２９が形成される。コンタ
クトホール２９内と層間絶縁膜３２上に、導電体よりな
るストレージノード３１が形成される。ストレージノー
ド３１の上に、誘電体３３を介してセルプレート３４が
形成される。ｐ型シリコン基板２１内でゲート電極２５
の両側にｎ型拡散層２７、２８が形成される。ｎ型拡散
層２７、２８の両側のそれぞれに接するように、ｎ型拡
散層２３、２４が形成される。ｎ型拡散層２３とストレ
ージノード３１と分離絶縁膜２２に接するようにｎ型拡
散層３０が形成される。コンタクトホール２９の底壁
は、ｐ型シリコン基板の主表面からの深さがｎ型拡散層
３０と分離絶縁膜２２の底部よりも深い位置にある。
を概略的に示す断面図である。図６を参照して、ｐ型シ
リコン基板２１上に、ゲート絶縁膜３５を介してゲート
電極２５が形成される。ｐ型シリコン基板２１上でかつ
ゲート電極２５の両側にサイドウォール２６が形成され
る。ｐ型シリコン基板上にゲート電極５と距離を隔てて
分離絶縁膜２２が形成される。ｐ型シリコン基板２１上
に、層間絶縁膜３２が形成される。層間絶縁膜３２、ｐ
型シリコン基板１、分離絶縁膜２２をエッチングするこ
とにより、コンタクトホール２９が形成される。コンタ
クトホール２９内と層間絶縁膜３２上に、導電体よりな
るストレージノード３１が形成される。ストレージノー
ド３１の上に、誘電体３３を介してセルプレート３４が
形成される。ｐ型シリコン基板２１内でゲート電極２５
の両側にｎ型拡散層２７、２８が形成される。ｎ型拡散
層２７、２８の両側のそれぞれに接するように、ｎ型拡
散層２３、２４が形成される。ｎ型拡散層２３とストレ
ージノード３１と分離絶縁膜２２に接するようにｎ型拡
散層３０が形成される。コンタクトホール２９の底壁
は、ｐ型シリコン基板の主表面からの深さがｎ型拡散層
３０と分離絶縁膜２２の底部よりも深い位置にある。
【００３９】次に、本発明の実施の形態２におけるＤＲ
ＡＭの製造方法について説明する。図６を参照して、ｐ
型シリコン基板２１は１０Ω・ｃｍの比抵抗のウェハを
用いる。分離絶縁膜２２は改良ＬＯＣＯＳ法により酸化
膜を２５００Åの厚みで堆積することにより形成する。
ゲート電極２５はリンでドープされたポリシリコンを用
いる。サイドウォール２６はＣＶＤで成膜されたシリコ
ン酸化膜をエッチバックすることにより形成する。ｎ型
拡散層２３、２４は、砒素を４０ｋｅＶ、４×１０15／
ｃｍ2でイオン注入することにより形成する。低濃度の
ｎ型拡散層２７、２８は砒素を３０ｋｅＶ、１×１０14
／ｃｍ2、注入角度４５°でサイドウォール２６をマス
クとしてイオン注入することにより形成する。コンタク
トホール２９は分離絶縁膜２２の一部を含むように、レ
ジストマスクでＲＩＥによりエッチングし、さらに、ｎ
型拡散層２３の表面とｐ型シリコン基板２１の表面をｐ
型シリコン基板２１の主表面から５００Å以上の深さで
エッチングする。このとき、コンタクトホール２９の底
壁は、ｐ型半導体基板の主表面からの深さがｎ型拡散層
２３と、分離絶縁膜２２の底面よりも深い位置にあるよ
うにする。その後、リンを３０ｋｅＶ、３×１０14／ｃ
ｍ2、０°でイオン注入し、７５０℃、６０分の熱処理
を行ない、ｎ型拡散層３０を形成する。このとき、ｎ型
拡散層がｎ型拡散層２３、分離絶縁膜２２の両方に接す
るようにする。コンタクトホール２９と層間絶縁膜３２
上にｎ型拡散層３０と接するように導電体よりなるスト
レージノード３１を形成する。ストレージノード３１上
に、誘電体３３を介して導電体からなるセルプレート３
４が形成される。
ＡＭの製造方法について説明する。図６を参照して、ｐ
型シリコン基板２１は１０Ω・ｃｍの比抵抗のウェハを
用いる。分離絶縁膜２２は改良ＬＯＣＯＳ法により酸化
膜を２５００Åの厚みで堆積することにより形成する。
ゲート電極２５はリンでドープされたポリシリコンを用
いる。サイドウォール２６はＣＶＤで成膜されたシリコ
ン酸化膜をエッチバックすることにより形成する。ｎ型
拡散層２３、２４は、砒素を４０ｋｅＶ、４×１０15／
ｃｍ2でイオン注入することにより形成する。低濃度の
ｎ型拡散層２７、２８は砒素を３０ｋｅＶ、１×１０14
／ｃｍ2、注入角度４５°でサイドウォール２６をマス
クとしてイオン注入することにより形成する。コンタク
トホール２９は分離絶縁膜２２の一部を含むように、レ
ジストマスクでＲＩＥによりエッチングし、さらに、ｎ
型拡散層２３の表面とｐ型シリコン基板２１の表面をｐ
型シリコン基板２１の主表面から５００Å以上の深さで
エッチングする。このとき、コンタクトホール２９の底
壁は、ｐ型半導体基板の主表面からの深さがｎ型拡散層
２３と、分離絶縁膜２２の底面よりも深い位置にあるよ
うにする。その後、リンを３０ｋｅＶ、３×１０14／ｃ
ｍ2、０°でイオン注入し、７５０℃、６０分の熱処理
を行ない、ｎ型拡散層３０を形成する。このとき、ｎ型
拡散層がｎ型拡散層２３、分離絶縁膜２２の両方に接す
るようにする。コンタクトホール２９と層間絶縁膜３２
上にｎ型拡散層３０と接するように導電体よりなるスト
レージノード３１を形成する。ストレージノード３１上
に、誘電体３３を介して導電体からなるセルプレート３
４が形成される。
【００４０】上記のように、本発明の実施の形態２にお
けるＤＲＡＭは構成され、かつ形成される。
けるＤＲＡＭは構成され、かつ形成される。
【００４１】このように構成され、かつ形成されたＤＲ
ＡＭは、本発明の実施の形態１におけるＤＲＡＭと同様
の作用、効果を奏する。
ＡＭは、本発明の実施の形態１におけるＤＲＡＭと同様
の作用、効果を奏する。
【００４２】実施の形態３
図７は、本発明の実施の形態３におけるＤＲＡＭの構成
を概略的に示す断面図である。図７を参照して、ｐ型シ
リコン基板４１上に、ゲート絶縁膜５５を介してゲート
電極４５が形成される。ｐ型シリコン基板４１上でかつ
ゲート電極４５の両側にサイドウォール４６が形成され
る。ｐ型シリコン基板１上にゲート電極４５と距離を隔
てて分離絶縁膜４２が形成される。ｐ型シリコン基板４
１上に、層間絶縁膜５２が形成される。層間絶縁膜５２
とｐ型シリコン基板４１をエッチングすることによりコ
ンタクトホール４９が形成される。コンタクトホール４
９内でかつ層間絶縁膜５２上にストレージノード５１が
形成される。ストレージノード５１の上に、誘電体５３
を介してセルプレート５４が形成される。
を概略的に示す断面図である。図７を参照して、ｐ型シ
リコン基板４１上に、ゲート絶縁膜５５を介してゲート
電極４５が形成される。ｐ型シリコン基板４１上でかつ
ゲート電極４５の両側にサイドウォール４６が形成され
る。ｐ型シリコン基板１上にゲート電極４５と距離を隔
てて分離絶縁膜４２が形成される。ｐ型シリコン基板４
１上に、層間絶縁膜５２が形成される。層間絶縁膜５２
とｐ型シリコン基板４１をエッチングすることによりコ
ンタクトホール４９が形成される。コンタクトホール４
９内でかつ層間絶縁膜５２上にストレージノード５１が
形成される。ストレージノード５１の上に、誘電体５３
を介してセルプレート５４が形成される。
【００４３】次に、本発明の実施の形態３におけるＤＲ
ＡＭの製造方法について説明する。図７を参照して、ｐ
型シリコン基板４１は１０Ω・ｃｍの比抵抗のウェハを
用いる。分離絶縁膜４２は改良ＬＯＣＯＳ法により酸化
膜を２５００Å堆積することにより形成される。ｎ型拡
散層４３、４４は、砒素を４０ｋｅＶ、４×１０15／ｃ
ｍ2 イオン注入することにより形成する。ゲート電極４
５はリンでドープさたポリシリコンを用いる。サイドウ
ォール４６はＣＶＤで成膜されたシリコン酸化膜をエッ
チバックすることにより形成する。ｎ型拡散層４７、４
８はｎ型拡散層４３、４４よりも低濃度であり、砒素を
３０ｋｅＶ、１×１０14／ｃｍ2 、注入角度４５°でサ
イドウォール４６をマスクとしてイオン注入することに
より形成する。層間絶縁膜５２は通常のＬＯＣＯＳ法に
より形成する。層間絶縁膜５２の厚さは５０００Åで、
バーズビークは０．５μｍである。分離絶縁膜４２のバ
ーズビークもしくはその一部を含み層間絶縁膜５２を異
方性エッチングし、さらに、ｎ型拡散層４３とｐ型シリ
コン基板１を、ｐ型シリコン基板４１の主表面からの深
さが５００Å以上の深さとなるようエッチングし、コン
タクトホール４９を形成する。このとき、コンタクトホ
ール４９の底壁は、ｐ型半導体基板の主表面からの深さ
が、ｎ型拡散層４３の底面と、分離絶縁膜４２の底面よ
りも浅い位置にある。その後、リンを３０ｋｅＶ、３×
１０14／ｃｍ2 、注入角度０°でイオン注入し、７５０
℃、６０分の熱処理を行ないｎ型拡散層５０を形成す
る。ここで、ｎ型拡散層５０は、ｎ型拡散層４３、４４
分離絶縁膜４２に接するように形成する。コンタクトホ
ール４９内と層間絶縁膜５２上であってかつｎ型拡散層
４３、５０と分離絶縁膜４２に接するように導電体より
なるストレージノード５１を形成する。ストレージノー
ド５１上に、誘電体５３を介して導電体からなるセルプ
レート５４を形成する。
ＡＭの製造方法について説明する。図７を参照して、ｐ
型シリコン基板４１は１０Ω・ｃｍの比抵抗のウェハを
用いる。分離絶縁膜４２は改良ＬＯＣＯＳ法により酸化
膜を２５００Å堆積することにより形成される。ｎ型拡
散層４３、４４は、砒素を４０ｋｅＶ、４×１０15／ｃ
ｍ2 イオン注入することにより形成する。ゲート電極４
５はリンでドープさたポリシリコンを用いる。サイドウ
ォール４６はＣＶＤで成膜されたシリコン酸化膜をエッ
チバックすることにより形成する。ｎ型拡散層４７、４
８はｎ型拡散層４３、４４よりも低濃度であり、砒素を
３０ｋｅＶ、１×１０14／ｃｍ2 、注入角度４５°でサ
イドウォール４６をマスクとしてイオン注入することに
より形成する。層間絶縁膜５２は通常のＬＯＣＯＳ法に
より形成する。層間絶縁膜５２の厚さは５０００Åで、
バーズビークは０．５μｍである。分離絶縁膜４２のバ
ーズビークもしくはその一部を含み層間絶縁膜５２を異
方性エッチングし、さらに、ｎ型拡散層４３とｐ型シリ
コン基板１を、ｐ型シリコン基板４１の主表面からの深
さが５００Å以上の深さとなるようエッチングし、コン
タクトホール４９を形成する。このとき、コンタクトホ
ール４９の底壁は、ｐ型半導体基板の主表面からの深さ
が、ｎ型拡散層４３の底面と、分離絶縁膜４２の底面よ
りも浅い位置にある。その後、リンを３０ｋｅＶ、３×
１０14／ｃｍ2 、注入角度０°でイオン注入し、７５０
℃、６０分の熱処理を行ないｎ型拡散層５０を形成す
る。ここで、ｎ型拡散層５０は、ｎ型拡散層４３、４４
分離絶縁膜４２に接するように形成する。コンタクトホ
ール４９内と層間絶縁膜５２上であってかつｎ型拡散層
４３、５０と分離絶縁膜４２に接するように導電体より
なるストレージノード５１を形成する。ストレージノー
ド５１上に、誘電体５３を介して導電体からなるセルプ
レート５４を形成する。
【００４４】上記のように、本発明の実施の形態３にお
けるＤＲＡＭは構成され、かつ形成される。
けるＤＲＡＭは構成され、かつ形成される。
【００４５】このように構成され、かつ形成されたＤＲ
ＡＭは、本発明の実施の形態１におけるＤＲＡＭと同様
の作用、効果を奏する。
ＡＭは、本発明の実施の形態１におけるＤＲＡＭと同様
の作用、効果を奏する。
【００４６】実施の形態４
図８は本発明の実施の形態４におけるＤＲＡＭの構成を
概略的に示す断面図である。図８を参照して、ｐ型シリ
コン基板６１上に、ゲート絶縁膜７５を介してゲート電
極６５が形成される。ｐ型シリコン基板６１上でかつゲ
ート電極６５の両側にサイドウォール６６が形成され
る。ゲート電極６５から距離を隔てて、ｐ型シリコン基
板上に、分離絶縁膜６２が形成される。ｐ型シリコン基
板６１上に、層間絶縁膜７２が形成される。層間絶縁膜
７２とｐ型シリコン基板６１と分離絶縁膜６２をエッチ
ングすることによりコンタクトホール６９が形成され
る。コンタクトホール６９内と層間絶縁膜７２上にスト
レージノード７１が形成される。ストレージノード７１
の上に、誘電体７３を介してセルプレート７４が形成さ
れる。シリコン基板６１内でゲート電極６５の両側にｎ
型拡散層６７、６８が形成される。ｎ型拡散層６７、６
８のそれぞれに接するように、ｎ型拡散層６３、６４が
形成される。ｎ型拡散層６３とストレージノード７１の
底面と分離絶縁膜６２に接するようにｎ型拡散層７０が
形成される。
概略的に示す断面図である。図８を参照して、ｐ型シリ
コン基板６１上に、ゲート絶縁膜７５を介してゲート電
極６５が形成される。ｐ型シリコン基板６１上でかつゲ
ート電極６５の両側にサイドウォール６６が形成され
る。ゲート電極６５から距離を隔てて、ｐ型シリコン基
板上に、分離絶縁膜６２が形成される。ｐ型シリコン基
板６１上に、層間絶縁膜７２が形成される。層間絶縁膜
７２とｐ型シリコン基板６１と分離絶縁膜６２をエッチ
ングすることによりコンタクトホール６９が形成され
る。コンタクトホール６９内と層間絶縁膜７２上にスト
レージノード７１が形成される。ストレージノード７１
の上に、誘電体７３を介してセルプレート７４が形成さ
れる。シリコン基板６１内でゲート電極６５の両側にｎ
型拡散層６７、６８が形成される。ｎ型拡散層６７、６
８のそれぞれに接するように、ｎ型拡散層６３、６４が
形成される。ｎ型拡散層６３とストレージノード７１の
底面と分離絶縁膜６２に接するようにｎ型拡散層７０が
形成される。
【００４７】次に、本発明の実施の形態４におけるＤＲ
ＡＭの製造方法について説明する。図８を参照して、ｐ
型シリコン基板６１は１０Ω・ｃｍの比抵抗のウェハを
用いる。分離絶縁膜６２はトレンチ分離法により形成さ
れる。その膜厚は、６０００Åである。高濃度のｎ型拡
散層６３、６４は、砒素を４０ｋｅＶ、４×１０15／ｃ
ｍ2 でイオン注入することにより形成される。ゲート電
極６５は、リンでドープさたポリシリコンを用いる。サ
イドウォール６６は、ＣＶＤで成膜したシリコン酸化膜
をエッチバックすることにより形成する。低濃度のｎ型
拡散層６７、６８は砒素を３０ｋｅＶ、１×１０14／ｃ
ｍ2 、注入角度４５°でサイドウォール６６をマスクと
してイオン注入することにより形成する。層間絶縁膜１
０８はシリコン酸化膜をＣＶＤ法により１００００Å堆
積することにより形成する。層間絶縁膜７２と分離絶縁
膜６２をエッチングしさらにｐ型シリコン基板６１とｎ
型拡散層６３を、ｐ型シリコン基板６１の主表面から５
００Å以上の深さでエッチングすることにより形成す
る。このとき、コンタクトホール６９の底壁は、ｐ型半
導体基板６１の主表面からの深さが、ｎ型拡散層６３の
底面と、分離絶縁膜６２の底面よりも浅い位置にある。
その後、リンを３０ｋｅＶ、３×１０14／ｃｍ2 、注入
角度０°でイオン注入し、７５０℃、６０分の熱処理を
行ないｎ型拡散層７０を形成する。このとき、ｎ型拡散
層７０は、ｎ型拡散層６３と分離絶縁膜６２とに接する
ようにする。コンタクトホール６９内と層間絶縁膜７２
上に、導電体よりなるストレージノード７１を形成す
る。このとき、ストレージノード７１の底面が、ｎ型拡
散層７０と分離絶縁膜６２とに接するようにする。スト
レージノード７１上に誘電体７３を介して導電体よりな
るセルプレート７４を形成する。
ＡＭの製造方法について説明する。図８を参照して、ｐ
型シリコン基板６１は１０Ω・ｃｍの比抵抗のウェハを
用いる。分離絶縁膜６２はトレンチ分離法により形成さ
れる。その膜厚は、６０００Åである。高濃度のｎ型拡
散層６３、６４は、砒素を４０ｋｅＶ、４×１０15／ｃ
ｍ2 でイオン注入することにより形成される。ゲート電
極６５は、リンでドープさたポリシリコンを用いる。サ
イドウォール６６は、ＣＶＤで成膜したシリコン酸化膜
をエッチバックすることにより形成する。低濃度のｎ型
拡散層６７、６８は砒素を３０ｋｅＶ、１×１０14／ｃ
ｍ2 、注入角度４５°でサイドウォール６６をマスクと
してイオン注入することにより形成する。層間絶縁膜１
０８はシリコン酸化膜をＣＶＤ法により１００００Å堆
積することにより形成する。層間絶縁膜７２と分離絶縁
膜６２をエッチングしさらにｐ型シリコン基板６１とｎ
型拡散層６３を、ｐ型シリコン基板６１の主表面から５
００Å以上の深さでエッチングすることにより形成す
る。このとき、コンタクトホール６９の底壁は、ｐ型半
導体基板６１の主表面からの深さが、ｎ型拡散層６３の
底面と、分離絶縁膜６２の底面よりも浅い位置にある。
その後、リンを３０ｋｅＶ、３×１０14／ｃｍ2 、注入
角度０°でイオン注入し、７５０℃、６０分の熱処理を
行ないｎ型拡散層７０を形成する。このとき、ｎ型拡散
層７０は、ｎ型拡散層６３と分離絶縁膜６２とに接する
ようにする。コンタクトホール６９内と層間絶縁膜７２
上に、導電体よりなるストレージノード７１を形成す
る。このとき、ストレージノード７１の底面が、ｎ型拡
散層７０と分離絶縁膜６２とに接するようにする。スト
レージノード７１上に誘電体７３を介して導電体よりな
るセルプレート７４を形成する。
【００４８】上記のように、本発明の実施の形態４にお
けるＤＲＡＭは構成され、かつ形成される。
けるＤＲＡＭは構成され、かつ形成される。
【００４９】このように構成され、かつ形成されたＤＲ
ＡＭは、本発明の実施の形態１におけるＤＲＡＭと同様
の作用、効果を示す。
ＡＭは、本発明の実施の形態１におけるＤＲＡＭと同様
の作用、効果を示す。
【００５０】実施の形態５
図９は、本発明の実施の形態５におけるＤＲＡＭの構成
を概略的に示す断面図である。図９を参照して、ｐ型シ
リコン基板８１上に、ゲート絶縁膜９５を介してゲート
電極８５が形成される。ｐ型シリコン基板８１上でかつ
ゲート電極８５の両側にサイドウォール８６が形成され
るｐ型シリコン基板８１上に、分離絶縁膜８２がゲート
電極８５から距離を隔てて形成される。ｐ型シリコン基
板８１上に層間絶縁膜９２が形成される。ｐ型シリコン
基板８１と層間絶縁膜９２をエッチングすることにより
コンタクトホール８９が形成される。コンタクトホール
８９内と層間絶縁膜９２上にストレージノード９１が形
成される。ストレージノード９１の上に、誘電体９３を
介してセルプレート９４が形成される。ｐ型シリコン基
板８１内でゲート電極８５の両側にｎ型拡散層８７、８
８が形成される。ｎ型拡散層８７、８８のそれぞれに接
するようにｎ型拡散層８３、８４が形成される。ｎ型拡
散層８３とストレージノード９１と分離絶縁膜８２に接
するようにｎ型拡散層９０が形成される。
を概略的に示す断面図である。図９を参照して、ｐ型シ
リコン基板８１上に、ゲート絶縁膜９５を介してゲート
電極８５が形成される。ｐ型シリコン基板８１上でかつ
ゲート電極８５の両側にサイドウォール８６が形成され
るｐ型シリコン基板８１上に、分離絶縁膜８２がゲート
電極８５から距離を隔てて形成される。ｐ型シリコン基
板８１上に層間絶縁膜９２が形成される。ｐ型シリコン
基板８１と層間絶縁膜９２をエッチングすることにより
コンタクトホール８９が形成される。コンタクトホール
８９内と層間絶縁膜９２上にストレージノード９１が形
成される。ストレージノード９１の上に、誘電体９３を
介してセルプレート９４が形成される。ｐ型シリコン基
板８１内でゲート電極８５の両側にｎ型拡散層８７、８
８が形成される。ｎ型拡散層８７、８８のそれぞれに接
するようにｎ型拡散層８３、８４が形成される。ｎ型拡
散層８３とストレージノード９１と分離絶縁膜８２に接
するようにｎ型拡散層９０が形成される。
【００５１】次に、本発明の実施の形態５におけるＤＲ
ＡＭの製造方法について説明する。図９を参照して、ｐ
型シリコン基板８１は１０Ω・ｃｍの比抵抗のウェハを
用いる。分離絶縁膜８２はトレンチ分離法により形成さ
れる。分離絶縁膜８２の厚さは６０００Åである。高濃
度のｎ型拡散層８３、８４は、砒素を４０ｋｅＶ、４×
１０15／ｃｍ2 でイオン注入することにより形成され
る。ゲート電極８５は、リンでドープさたポリシリコン
を用いる。サイドウォール８６は、ＣＶＤで成膜したシ
リコン酸化膜をエッチバックすることにより形成され
る。低濃度のｎ型拡散層８７、８８は砒素を３０ｋｅ
Ｖ、１×１０14／ｃｍ2 、注入角度４５°でサイドウォ
ール８６をマスクとしてイオン注入することにより形成
される。層間絶縁膜９２はシリコン酸化膜をＣＶＤ法に
より１００００Å堆積することにより形成される。コン
タクトホール１０９は層間絶縁膜９２と分離絶縁膜８２
をエッチングし、さらにｎ型拡散層９０とｐ型シリコン
基板８１を、ｐ型シリコン基板８１の主表面から５００
Å以上の深さとなるようエッチングし、コンタクトホー
ル８９を形成する。このとき、コンタクトホール８９の
底壁は、ｐ型シリコン基板８１の主表面からの深さが、
ｎ型拡散層８３の底面より深く、かつ分離絶縁膜８２の
底面よりも浅い位置にある。その後、ｎ型拡散層１１０
をリンを５０ｋｅＶ、５×１０14／ｃｍ2 、注入角度０
°でイオン注入し、８００℃、２０分の熱処理を行なっ
て形成する。このとき、ｎ型拡散層９０がｎ型拡散層８
３と分離絶縁膜８２とに接するようにする。コンタクト
ホール８９内と層間絶縁膜９２上に、ｎ型拡散層９０と
分離絶縁膜８２に接するように導電体よりなるストレー
ジノード９１を形成する。ストレージノード９１上に誘
電体９３を介し導電体よりなるセルプレート９４を形成
する。
ＡＭの製造方法について説明する。図９を参照して、ｐ
型シリコン基板８１は１０Ω・ｃｍの比抵抗のウェハを
用いる。分離絶縁膜８２はトレンチ分離法により形成さ
れる。分離絶縁膜８２の厚さは６０００Åである。高濃
度のｎ型拡散層８３、８４は、砒素を４０ｋｅＶ、４×
１０15／ｃｍ2 でイオン注入することにより形成され
る。ゲート電極８５は、リンでドープさたポリシリコン
を用いる。サイドウォール８６は、ＣＶＤで成膜したシ
リコン酸化膜をエッチバックすることにより形成され
る。低濃度のｎ型拡散層８７、８８は砒素を３０ｋｅ
Ｖ、１×１０14／ｃｍ2 、注入角度４５°でサイドウォ
ール８６をマスクとしてイオン注入することにより形成
される。層間絶縁膜９２はシリコン酸化膜をＣＶＤ法に
より１００００Å堆積することにより形成される。コン
タクトホール１０９は層間絶縁膜９２と分離絶縁膜８２
をエッチングし、さらにｎ型拡散層９０とｐ型シリコン
基板８１を、ｐ型シリコン基板８１の主表面から５００
Å以上の深さとなるようエッチングし、コンタクトホー
ル８９を形成する。このとき、コンタクトホール８９の
底壁は、ｐ型シリコン基板８１の主表面からの深さが、
ｎ型拡散層８３の底面より深く、かつ分離絶縁膜８２の
底面よりも浅い位置にある。その後、ｎ型拡散層１１０
をリンを５０ｋｅＶ、５×１０14／ｃｍ2 、注入角度０
°でイオン注入し、８００℃、２０分の熱処理を行なっ
て形成する。このとき、ｎ型拡散層９０がｎ型拡散層８
３と分離絶縁膜８２とに接するようにする。コンタクト
ホール８９内と層間絶縁膜９２上に、ｎ型拡散層９０と
分離絶縁膜８２に接するように導電体よりなるストレー
ジノード９１を形成する。ストレージノード９１上に誘
電体９３を介し導電体よりなるセルプレート９４を形成
する。
【００５２】上記のように、本発明の実施の形態５にお
けるＤＲＡＭは構成され、かつ形成される。
けるＤＲＡＭは構成され、かつ形成される。
【００５３】このように構成され、かつ形成されたＤＲ
ＡＭは、本発明の実施の形態１におけるＤＲＡＭと同様
の作用、効果を奏する。
ＡＭは、本発明の実施の形態１におけるＤＲＡＭと同様
の作用、効果を奏する。
【００５４】実施の形態６
図１０は、本発明の実施の形態６におけるＤＲＡＭの構
成を概略的に示す断面図である。図１０を参照して、ｐ
型シリコン基板１０１上に、ゲート絶縁膜１１５を介し
てゲート電極１０５が形成される。ｐ型シリコン基板１
０１上でかつゲート電極１０５の両側にサイドウォール
１０６が形成されるｐ型シリコン基板１０１上でかつゲ
ート電極１０５から距離を隔てて分離絶縁膜１０２が形
成される。ｐ型シリコン基板１０１上に層間絶縁膜１１
２が形成される。層間絶縁膜１１２と分離絶縁膜１０２
とシリコン基板１０１をエッチングすることによりコン
タクトホール１０９が形成される。コンタクトホール１
０９内と層間絶縁膜１１２上にストレージノード１１１
が形成される。ストレージノード１１１の上に、誘電体
１１３を介してセルプレート１１４が形成される。
成を概略的に示す断面図である。図１０を参照して、ｐ
型シリコン基板１０１上に、ゲート絶縁膜１１５を介し
てゲート電極１０５が形成される。ｐ型シリコン基板１
０１上でかつゲート電極１０５の両側にサイドウォール
１０６が形成されるｐ型シリコン基板１０１上でかつゲ
ート電極１０５から距離を隔てて分離絶縁膜１０２が形
成される。ｐ型シリコン基板１０１上に層間絶縁膜１１
２が形成される。層間絶縁膜１１２と分離絶縁膜１０２
とシリコン基板１０１をエッチングすることによりコン
タクトホール１０９が形成される。コンタクトホール１
０９内と層間絶縁膜１１２上にストレージノード１１１
が形成される。ストレージノード１１１の上に、誘電体
１１３を介してセルプレート１１４が形成される。
【００５５】次に、本発明の実施の形態６におけるＤＲ
ＡＭの製造方法について説明する。図１０を参照して、
ｐ型シリコン基板１０１は１０Ω・ｃｍの比抵抗のウェ
ハを用いる。分離絶縁膜１０２はトレンチ分離法により
形成される。分離絶縁膜１０２の膜厚は６０００Åであ
る。高濃度のｎ型拡散層１０３、１０４は、砒素を４０
ｋｅＶ、４×１０15／ｃｍ2 でイオン注入することによ
り形成される。ゲート電極１０５は、リンでドープさた
ポリシリコンを用いる。サイドウォール１０６は、ＣＶ
Ｄで成膜したシリコン酸化膜をエッチバックすることに
より形成される。低濃度のｎ型拡散層１０７、１０８は
砒素を３０ｋｅＶ、１×１０14／ｃｍ 2 、注入角度４５
°でサイドウォール１０６をマスクとしてイオン注入す
ることにより形成される。層間絶縁膜１０８はシリコン
酸化膜をＣＶＤ法により１００００Å堆積することによ
り形成される。コンタクトホール１０９は層間絶縁膜１
１２と分離絶縁膜１０２をエッチングし、さらに、ｎ型
拡散層１０３やｐ型シリコン基板１０１を、ｐ型シリコ
ン基板１０１の主表面から５００Å以上となるよう形成
される。第５の実施例で分離絶縁膜８２をエッチングす
るより深く分離絶縁膜１０２をエッチングする。このと
き、コンタクトホール１０９の底壁は、ｐ型シリコン基
板１０１の主表面からの深さがｎ型拡散層の底面より深
く、かつ分離絶縁膜１０２の底面よりも浅い位置にあ
る。その後、ｎ型拡散層１１０をリンを５０ｋｅＶ、５
×１０14／ｃｍ2 、０°でイオン注入し、８００℃、２
０分の熱処理を行なって形成する。このとき、ｎ型拡散
層１１０はｎ型拡散層１０３と分離絶縁膜１０２とに接
するようにする。ストレージノード１１１をコンタクト
ホール１０９内と層間絶縁膜１１２上に形成する。この
とき、ストレージノード１１１はｎ型拡散層１１０と分
離絶縁膜１０２に接するようにする。ストレージノード
１１１の上に誘電体１１３を介して導電体からなるセル
プレート１１４を形成する。
ＡＭの製造方法について説明する。図１０を参照して、
ｐ型シリコン基板１０１は１０Ω・ｃｍの比抵抗のウェ
ハを用いる。分離絶縁膜１０２はトレンチ分離法により
形成される。分離絶縁膜１０２の膜厚は６０００Åであ
る。高濃度のｎ型拡散層１０３、１０４は、砒素を４０
ｋｅＶ、４×１０15／ｃｍ2 でイオン注入することによ
り形成される。ゲート電極１０５は、リンでドープさた
ポリシリコンを用いる。サイドウォール１０６は、ＣＶ
Ｄで成膜したシリコン酸化膜をエッチバックすることに
より形成される。低濃度のｎ型拡散層１０７、１０８は
砒素を３０ｋｅＶ、１×１０14／ｃｍ 2 、注入角度４５
°でサイドウォール１０６をマスクとしてイオン注入す
ることにより形成される。層間絶縁膜１０８はシリコン
酸化膜をＣＶＤ法により１００００Å堆積することによ
り形成される。コンタクトホール１０９は層間絶縁膜１
１２と分離絶縁膜１０２をエッチングし、さらに、ｎ型
拡散層１０３やｐ型シリコン基板１０１を、ｐ型シリコ
ン基板１０１の主表面から５００Å以上となるよう形成
される。第５の実施例で分離絶縁膜８２をエッチングす
るより深く分離絶縁膜１０２をエッチングする。このと
き、コンタクトホール１０９の底壁は、ｐ型シリコン基
板１０１の主表面からの深さがｎ型拡散層の底面より深
く、かつ分離絶縁膜１０２の底面よりも浅い位置にあ
る。その後、ｎ型拡散層１１０をリンを５０ｋｅＶ、５
×１０14／ｃｍ2 、０°でイオン注入し、８００℃、２
０分の熱処理を行なって形成する。このとき、ｎ型拡散
層１１０はｎ型拡散層１０３と分離絶縁膜１０２とに接
するようにする。ストレージノード１１１をコンタクト
ホール１０９内と層間絶縁膜１１２上に形成する。この
とき、ストレージノード１１１はｎ型拡散層１１０と分
離絶縁膜１０２に接するようにする。ストレージノード
１１１の上に誘電体１１３を介して導電体からなるセル
プレート１１４を形成する。
【００５６】上記のように、本発明の実施の形態６にお
けるＤＲＡＭは構成され、かつ形成される。
けるＤＲＡＭは構成され、かつ形成される。
【００５７】このように構成され、かつ形成されたＤＲ
ＡＭは、本発明の実施の形態１におけるＤＲＡＭと同様
の作用、効果を奏する。
ＡＭは、本発明の実施の形態１におけるＤＲＡＭと同様
の作用、効果を奏する。
【００５８】実施の形態７
図１１は、本発明の実施の形態７におけるＤＲＡＭの構
成を概略的に示す断面図である。図１１を参照して、ｐ
型シリコン基板１２１上に、絶縁層１３４が形成され
る。絶縁層１３４上にｐ型シリコン層１３３が形成され
る。ｐ型シリコン層上にゲート絶縁膜１３５を介してゲ
ート電極１２５が形成される。ｐ型シリコン層上でゲー
ト電極１２５の両側にサイドウォール１２６が形成され
る。ゲート電極１２５から距離を隔ててｐ型シリコン層
１３３上に分離絶縁膜１２２が形成される。ｐ型シリコ
ン層１３３上に層間絶縁膜１３２が形成される。層間絶
縁膜１３２とｐ型シリコン層１３３と分離絶縁膜１２２
をエッチングすることによりコンタクトホール１２９が
形成される。コンタクトホール１２９内と層間絶縁膜１
３２上にストレージノード１３１が形成される。ストレ
ージノード１３１の上に、誘電体１３３を介してセルプ
レート１３４が形成される。ｐ型シリコン層１３３内で
ゲート電極１２５の両側にｎ型拡散層１２７、１２８が
形成される。ｎ型拡散層１２７、１２８の両側のそれぞ
れに接するように、ｎ型拡散層１２３、１２４が形成さ
れる。ｎ型拡散層１２３と分離絶縁膜１２２に接するよ
うにｎ型拡散層１３０が形成される。
成を概略的に示す断面図である。図１１を参照して、ｐ
型シリコン基板１２１上に、絶縁層１３４が形成され
る。絶縁層１３４上にｐ型シリコン層１３３が形成され
る。ｐ型シリコン層上にゲート絶縁膜１３５を介してゲ
ート電極１２５が形成される。ｐ型シリコン層上でゲー
ト電極１２５の両側にサイドウォール１２６が形成され
る。ゲート電極１２５から距離を隔ててｐ型シリコン層
１３３上に分離絶縁膜１２２が形成される。ｐ型シリコ
ン層１３３上に層間絶縁膜１３２が形成される。層間絶
縁膜１３２とｐ型シリコン層１３３と分離絶縁膜１２２
をエッチングすることによりコンタクトホール１２９が
形成される。コンタクトホール１２９内と層間絶縁膜１
３２上にストレージノード１３１が形成される。ストレ
ージノード１３１の上に、誘電体１３３を介してセルプ
レート１３４が形成される。ｐ型シリコン層１３３内で
ゲート電極１２５の両側にｎ型拡散層１２７、１２８が
形成される。ｎ型拡散層１２７、１２８の両側のそれぞ
れに接するように、ｎ型拡散層１２３、１２４が形成さ
れる。ｎ型拡散層１２３と分離絶縁膜１２２に接するよ
うにｎ型拡散層１３０が形成される。
【００５９】次に、本発明の実施の形態７におけるＤＲ
ＡＭの製造方法について説明する。図１１を参照して、
絶縁層１３４を、シリコン基板７０１に酸素を２００ｋ
ｅＶ、２．０×１０18／ｃｍ2 でイオン注入し、１３０
０℃、５時間の熱処理により形成する。絶縁層１３４の
厚さは５０００Åである。ｐ型シリコン層１３３の濃度
は１．０×１０15／ｃｍ3 、厚さは１０００Åである。
分離絶縁膜１１２は改良ＬＯＣＯＳ法により酸化膜を２
５００Å堆積することにより形成される。高濃度のｎ型
拡散層１２３、１２４は砒素を４０ｋｅＶ、４×１０15
／ｃｍ2 でイオン注入することにより形成される。ゲー
ト電極１０５は、リンでドープさたポリシリコンを用い
る。サイドウォール１２６は、ＣＶＤで成膜したシリコ
ン酸化膜をエッチバックすることにより形成される。低
濃度のｎ型拡散層１２７、１２８は砒素を３０ｋｅＶ、
１×１０14／ｃｍ2 、注入角度４５°でサイドウォール
１２６をマスクとしてイオン注入することにより形成さ
れる。層間絶縁膜１３２にシリコン酸化膜をＣＶＤ法に
より１００００Å堆積することにより形成する。コンタ
クトホール１２９は層間絶縁膜１３２と分離絶縁膜１２
２を異方性エッチングし、さらに、ｐ型シリコン層１３
３やｎ型拡散層１２３をｐ型シリコン層１３３の主表面
から５００Å以上の深さでエッチングすることにより形
成する。また、コンタクトホール１２９の底壁は、ｐ型
シリコン層の主表面からの深さがｎ型拡散層１２３と分
離絶縁膜１２２の底面よりも浅い位置にある。また、コ
ンタクトホール１２９の底壁は、絶縁層１３４には達し
ない。その後、リンを２０ｋｅＶ、３×１０14／ｃ
ｍ2 、０°でイオン注入し、７５０℃、６０分の熱処理
を行ないｎ型拡散層１３０を形成する。ここで、ｎ型拡
散層１３０はｎ型拡散層１２３と分離絶縁膜１２２に接
するようにする。コンタクトホール１２９内と層間絶縁
膜１３２上でかつｎ型拡散層２３と分離絶縁膜１２２に
接するように、導電体よりなるストレージノード１３１
を形成する。ストレージノード１３１上に誘電体１３３
を介して導電体からなるセルプレート１３４を形成す
る。
ＡＭの製造方法について説明する。図１１を参照して、
絶縁層１３４を、シリコン基板７０１に酸素を２００ｋ
ｅＶ、２．０×１０18／ｃｍ2 でイオン注入し、１３０
０℃、５時間の熱処理により形成する。絶縁層１３４の
厚さは５０００Åである。ｐ型シリコン層１３３の濃度
は１．０×１０15／ｃｍ3 、厚さは１０００Åである。
分離絶縁膜１１２は改良ＬＯＣＯＳ法により酸化膜を２
５００Å堆積することにより形成される。高濃度のｎ型
拡散層１２３、１２４は砒素を４０ｋｅＶ、４×１０15
／ｃｍ2 でイオン注入することにより形成される。ゲー
ト電極１０５は、リンでドープさたポリシリコンを用い
る。サイドウォール１２６は、ＣＶＤで成膜したシリコ
ン酸化膜をエッチバックすることにより形成される。低
濃度のｎ型拡散層１２７、１２８は砒素を３０ｋｅＶ、
１×１０14／ｃｍ2 、注入角度４５°でサイドウォール
１２６をマスクとしてイオン注入することにより形成さ
れる。層間絶縁膜１３２にシリコン酸化膜をＣＶＤ法に
より１００００Å堆積することにより形成する。コンタ
クトホール１２９は層間絶縁膜１３２と分離絶縁膜１２
２を異方性エッチングし、さらに、ｐ型シリコン層１３
３やｎ型拡散層１２３をｐ型シリコン層１３３の主表面
から５００Å以上の深さでエッチングすることにより形
成する。また、コンタクトホール１２９の底壁は、ｐ型
シリコン層の主表面からの深さがｎ型拡散層１２３と分
離絶縁膜１２２の底面よりも浅い位置にある。また、コ
ンタクトホール１２９の底壁は、絶縁層１３４には達し
ない。その後、リンを２０ｋｅＶ、３×１０14／ｃ
ｍ2 、０°でイオン注入し、７５０℃、６０分の熱処理
を行ないｎ型拡散層１３０を形成する。ここで、ｎ型拡
散層１３０はｎ型拡散層１２３と分離絶縁膜１２２に接
するようにする。コンタクトホール１２９内と層間絶縁
膜１３２上でかつｎ型拡散層２３と分離絶縁膜１２２に
接するように、導電体よりなるストレージノード１３１
を形成する。ストレージノード１３１上に誘電体１３３
を介して導電体からなるセルプレート１３４を形成す
る。
【００６０】上記のように、本発明の実施の形態７にお
けるＤＲＡＭは構成され、かつ形成される。
けるＤＲＡＭは構成され、かつ形成される。
【００６１】このように構成され、かつ形成されたＤＲ
ＡＭは、本発明の実施の形態１におけるＤＲＡＭと同様
の作用、効果を奏する。
ＡＭは、本発明の実施の形態１におけるＤＲＡＭと同様
の作用、効果を奏する。
【００６２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【図１】 本発明の実施の形態１におけるＤＲＡＭの構
成を概略的に示す断面図である。
成を概略的に示す断面図である。
【図２】 本発明の実施の形態１におけるＤＲＡＭの製
造方法の第１工程を示す概略断面図である。
造方法の第１工程を示す概略断面図である。
【図３】 本発明の実施の形態１におけるＤＲＡＭの製
造方法の第２工程を示す概略断面図である。
造方法の第２工程を示す概略断面図である。
【図４】 本発明の実施の形態１におけるＤＲＡＭの製
造方法の第３工程を示す概略断面図であり、（Ａ）はメ
モリセル部での製造工程を示す概略断面図であり、
（Ｂ）は周辺回路部での製造工程を示す概略断面図であ
る。
造方法の第３工程を示す概略断面図であり、（Ａ）はメ
モリセル部での製造工程を示す概略断面図であり、
（Ｂ）は周辺回路部での製造工程を示す概略断面図であ
る。
【図５】 本発明の実施の形態１におけるＤＲＡＭのコ
ンタクトホールの基板主表面からのエッチング深さとｎ
型拡散領域−ストレージノード間のコンタクト抵抗との
関係を示す図である。
ンタクトホールの基板主表面からのエッチング深さとｎ
型拡散領域−ストレージノード間のコンタクト抵抗との
関係を示す図である。
【図６】 本発明の実施の形態２におけるＤＲＡＭの構
成を概略的に示す断面図である。
成を概略的に示す断面図である。
【図７】 本発明の実施の形態３におけるＤＲＡＭの構
成を概略的に示す断面図である。
成を概略的に示す断面図である。
【図８】 本発明の実施の形態４におけるＤＲＡＭの構
成を概略的に示す断面図である。
成を概略的に示す断面図である。
【図９】 本発明の実施の形態５におけるＤＲＡＭの構
成を概略的に示す断面図である。
成を概略的に示す断面図である。
【図１０】 本発明の実施の形態６におけるＤＲＡＭの
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【図１１】 本発明の実施の形態７におけるＤＲＡＭの
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【図１２】 従来のＤＲＡＭの構成を概略的に示す断面
図である。
図である。
【図１３】 ＳＡＣ注入法により形成された従来のＤＲ
ＡＭの構成を概略的に示す断面図である。
ＡＭの構成を概略的に示す断面図である。
【図１４】 ＳＡＣ注入法による従来のＤＲＡＭの製造
方法の工程を示す図であり、（Ａ）はメモリセル部にお
ける製造工程を示す概略断面図であり、（Ｂ）は周辺回
路部における製造工程を示す概略断面図である。
方法の工程を示す図であり、（Ａ）はメモリセル部にお
ける製造工程を示す概略断面図であり、（Ｂ）は周辺回
路部における製造工程を示す概略断面図である。
１ ｐ型シリコン基板、２ 分離絶縁膜、３ ｎ型拡散
層、４ ｎ型拡散層、５ ゲート電極、６ サイドウォ
ール、７ ｎ型拡散層、８ ｎ型拡散層、９コンタクト
ホール、１０ ｎ型拡散層、１１ ストレージノード、
１２ 層間絶縁膜、１５ ゲート絶縁膜。
層、４ ｎ型拡散層、５ ゲート電極、６ サイドウォ
ール、７ ｎ型拡散層、８ ｎ型拡散層、９コンタクト
ホール、１０ ｎ型拡散層、１１ ストレージノード、
１２ 層間絶縁膜、１５ ゲート絶縁膜。
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フロントページの続き
(56)参考文献 特開 平７−142601（ＪＰ，Ａ)
特開 平７−22517（ＪＰ，Ａ)
特開 平６−53412（ＪＰ，Ａ)
特開 平２−222574（ＪＰ，Ａ)
特開 平７−99286（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
Claims (8)
- 【請求項１】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面上に形成された素子分離絶縁膜
と、 前記素子分離絶縁膜と距離を隔てて、かつ前記半導体基
板の主表面上にゲート絶縁膜を介在させて形成されたゲ
ート電極と、 前記ゲート電極の両側で前記半導体基板の主表面に、か
つ互いに距離を隔てて形成された第２導電型の第１と第
２の不純物領域とを備え、 前記第１の不純物領域は、前記ゲート電極と前記素子分
離絶縁膜との間でそれらに隣接して形成されており、 前記ゲート電極と前記素子分離絶縁膜の間の前記半導体
基板の主表面と前記素子分離絶縁膜の一部がエッチング
されて前記素子分離絶縁膜に接する凹部が形成されてお
り、さらに、 前記第１の不純物領域と前記素子分離絶縁膜とに接する
ように形成された第２導電型の第３の不純物領域と、 前記第１と第３の少なくとも一方の不純物領域の表面で
あってかつ前記凹部の表面を底壁とするコンタクトホー
ルを有する、前記ゲート電極と前記素子分離絶縁膜の上
に形成された絶縁層と、 前記コンタクトホールを通じて前記第１と第３の少なく
とも一方の不純物領域に接触するように形成された導電
層とを備えた、半導体装置。 - 【請求項２】 前記コンタクトホールの底壁は、前記半
導体基板の主表面からの深さが前記第１の不純物領域と
前記素子分離絶縁膜の底面よりも浅い位置にある、請求
項１に記載の半導体装置。 - 【請求項３】 前記コンタクトホールの底壁は、前記半
導体基板の主表面からの深さが前記第１の不純物領域と
前記素子分離絶縁膜の底面よりも深い位置にある、請求
項１に記載の半導体装置。 - 【請求項４】 前記コンタクトホールの底壁は、前記半
導体基板の主表面からの深さが前記第１の不純物領域の
底面よりも深く、かつ前記素子分離絶縁膜の底面よりも
浅い位置にある、請求項１に記載の半導体装置。 - 【請求項５】 半導体基板と、 前記半導体基板の上に形成された第１の絶縁層と、 前記第１の絶縁層の上に形成され、主表面を有する第１
導電型の半導体層と、 前記半導体層の主表面上に形成された素子分離絶縁膜
と、 前記素子分離絶縁膜と距離を隔てて、かつ前記半導体層
の主表面上にゲート絶縁膜を介在させて形成されたゲー
ト電極と、 前記ゲート電極の両側で前記半導体層の主表面にかつ互
いに距離を隔てて形成された第２導電型の第１と第２の
不純物領域とを備え、 前記第１の不純物領域は、前記ゲート電極と前記素子分
離絶縁膜との間でそれらに隣接して形成されており、 前記ゲート電極と前記素子分離絶縁膜の間の前記半導体
層の主表面と前記素子分離絶縁膜の一部がエッチングさ
れて前記素子分離絶縁膜に接する凹部が形成されてお
り、さらに、 前記第１の不純物領域と前記素子分離絶縁膜とに接する
ように形成された第２導電型の第３の不純物領域と、 前記第１と第３の少なくとも一方の不純物領域の表面で
あってかつ前記凹部の表面を底壁とするコンタクトホー
ルを有する、前記ゲート電極と前記素子分離絶縁膜の上
に形成された第２の絶縁層と、 前記コンタクトホールを通じて前記第１と第３の少なく
とも一方の不純物領域に接触するように形成された導電
層とを備えた、半導体装置。 - 【請求項６】 第１導電型の半導体基板の主表面上に、
素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜
と距離を隔てて、かつ前記半導体基板の主表面上にゲー
ト絶縁膜を介在させてゲート電極を形成する工程と、前
記ゲート電極の両側で前記半導体基板の主表面に、かつ
距離を隔てて第２導電型の第１と第２の不純物領域を形
成する工程とを備え、前記第１の不純物領域を形成する
工程は、前記ゲート電極と前記素子分離絶縁膜との間
で、それらに隣接して前記第１の不純物領域を形成する
ことを含み、さらに、前記ゲート電極と前記素子分離絶
縁膜の上に絶縁層を形成する工程と、前記絶縁層の一部
を除去することにより、前記第１の不純物領域の表面を
底壁とするコンタクトホールを前記絶縁層に形成する工
程と、前記素子分離絶縁膜に接するように前記半導体基
板の一部と前記素子 分離絶縁膜の一部を除去することに
よりコンタクトホールの底壁に凹部を形成する工程と、
前記コンタクトホールに第２導電型の不純物イオンを注
入することにより、前記第１の不純物領域と前記素子分
離絶縁膜とに接するように第２導電型の第３の不純物領
域を形成する工程と、前記コンタクトホールを通じて前
記第１と第３の少なくとも一方の不純物領域に接触する
ように導電層を形成する工程とを備えた、半導体装置の
製造方法。 - 【請求項７】 前記コンタクトホールを形成する工程
は、前記素子分離絶縁膜の一部を除去することを含む、
請求項６に記載の半導体装置の製造方法。 - 【請求項８】 半導体基板の上に第１の絶縁層を形成す
る工程と、前記第１の絶縁層の上に第１導電型の半導体
層を形成する工程と、前記半導体層の主表面上に、素子
分離絶縁膜を形成する工程と、前記素子分離絶縁膜と距
離を隔てて、かつ前記半導体層の主表面上にゲート絶縁
膜を介在させてゲート電極を形成する工程と、前記ゲー
ト電極の両側で前記半導体層の主表面に、かつ互いに距
離を隔てて第２導電型の第１と第２の不純物領域を形成
する工程とを備え、前記第１の不純物領域を形成する工
程は、前記ゲート電極と前記素子分離絶縁膜との間で、
それらに隣接して前記第１の不純物領域を形成すること
を含み、さらに、前記ゲート電極と前記素子分離絶縁膜
の上に第２の絶縁層を形成する工程と、前記第２の絶縁
層の一部を除去することにより、前記第１の不純物領域
の表面を底壁とするコンタクトホールを前記第２の絶縁
層に形成する工程と、前記素子分離絶縁膜に接するよう
に前記半導体層の一部と前記素子分離絶縁膜の一部を除
去することによりコンタクトホールの底壁に凹部を形成
する工程と、前記コンタクトホールに第２導電型の不純
物イオンを注入することにより、前記第１の不純物領域
と前記素子分離絶縁膜とに接するように第２導電型の第
３の不純物領域を形成する工程と、前記コンタクトホー
ルを通じて前記第１と第３の少なくとも一方の不純物領
域に接触するように導電層を形成する工程とを備えた、
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20459295A JP3530641B2 (ja) | 1995-08-10 | 1995-08-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20459295A JP3530641B2 (ja) | 1995-08-10 | 1995-08-10 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0955477A JPH0955477A (ja) | 1997-02-25 |
| JP3530641B2 true JP3530641B2 (ja) | 2004-05-24 |
Family
ID=16493028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20459295A Expired - Fee Related JP3530641B2 (ja) | 1995-08-10 | 1995-08-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3530641B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100212419B1 (ko) * | 1995-11-06 | 1999-08-02 | 김영환 | 디램의 전하저장전극 콘택홀 형성방법 |
| NL1010154C2 (nl) * | 1997-03-13 | 1999-09-24 | United Microelectronics Corp | Werkwijze voor het verhinderen van de vorming van ionenimplantatie-geïnduceerde randdefecten. |
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