TWI624058B

TWI624058B - 半導體裝置及其製造方法

Info

Publication number: TWI624058B
Application number: TW106113883A
Authority: TW
Inventors: 馬洛宜庫馬; 林文新; 林鑫成; 李家豪; 廖志成
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2017-04-26
Filing date: 2017-04-26
Publication date: 2018-05-11
Also published as: TW201839986A

Abstract

半導體裝置包含半導體基底、第一井區和第二井區，半導體基底具有第一導電類型，第一和第二井區係設置在半導體基底內，第一和第二井區具有與第一導電類型相反的第二導電類型。半導體裝置也包含第一頂層和第二頂層，第一頂層設置在半導體基底內，第一頂層從第一井區延伸至第二井區且具有第一導電類型，第二頂層設置在半導體基底內和第一頂層上，第二頂層從第一井區延伸至第二井區且具有第二導電類型。

Description

半導體裝置及其製造方法

本發明實施例是關於半導體裝置及其製造方法，特別是有關於半導體裝置具有相反導電類型的兩個頂層及其製造方法。

在半導體產業中，場效電晶體(field effect transistors，FETs)有兩個主要類型，即絕緣閘場效電晶體(insulated gate field effect transistor，IGFET)，通常稱為金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)，和接面場效電晶體(junction field effect transistor，JFET)。金屬氧化物半導體場效電晶體和接面場效電晶體的組成基本上並不相同。舉例來說，金屬氧化物半導體場效電晶體的閘極包含絕緣層，亦即閘極氧化層，在閘極和其他電晶體的電極之間。因此，藉由穿過通道的電場控制在金屬氧化物半導體場效電晶體內的通道電流以視需求增強和空乏(deplete)通道區。接面場效電晶體的閘極與電晶體的其他電極形成P-N接面(P-N junction)，藉由施加預定的閘極電壓可以將接面場效電晶體反向偏置。因此，藉由改變通道內之空乏區的尺寸，可利用接面場效電晶體的閘極P-N接面來控制通道電流。

一般來說，接面場效電晶體可作為電壓控制電阻器或電子控制開關。P型接面場效電晶體包含摻雜之半導體材料的通道以具有大量正電載子或電洞，而N型接面場效電晶體包含摻雜之半導體材料的通道以具有大量負電載子或電子。在接面場效電晶體的各端，由歐姆接觸形成源極和汲極，且電流流經在源極和汲極之間的通道。此外，藉由對閘極施加反向偏壓可阻礙或斷開電流，也稱為「夾止」(pinch-off)。

雖然現存半導體裝置的接面場效電晶體及其製造方法已逐步滿足它們既定的用途，但它們仍未在各方面皆徹底的符合要求。因此，關於半導體裝置的接面場效電晶體和技術仍有一些問題需要克服。

一般而言，形成具有高驅動電流和低夾止電壓(理想的開關應用)的半導體裝置是半導體裝置發展的主要準則。為了達到前述準則，在半導體基底內以及源極和汲極之間植入N型頂層和P型頂層。更明確而言，具有相反導電類型的兩個頂層的一部分係形成在半導體裝置的閘極下方，可增加裝置之驅動電流和降低裝置之夾止電壓而無需在閘極下方形成井區。此外，相較於傳統製程步驟，本發明的實施例可形成具有高驅動電流和低夾止電壓的半導體裝置，而無需在整體製程中使用多餘的遮罩來形成裝置的額外電路。

本發明提供半導體裝置及其製造方法的實施例。在以下實施例中，以半導體裝置的接面場效電晶體為例，然而，本發明實施例不限於接面場效電晶體，可包含其他半導體裝置的應用。

根據一些實施例提供半導體裝置。半導體裝置包含具有第一導電類型的半導體基底，以及設置在半導體基底內的第一井區和第二井區，其中第一井區和第二井區具有與第一導電類型相反的第二導電類型。半導體裝置也包含設置在半導體基底內的第一頂層，其中第一頂層從第一井區延伸至第二井區，且第一頂層具有第一導電類型。半導體裝置更包含設置在半導體基底內和第一頂層上的第二頂層，其中第二頂層從第一井區延伸至第二井區，且第二頂層具有第二導電類型。

根據一些實施例提供半導體裝置的製造方法。半導體裝置的製造方法包含提供具有第一導電類型的半導體基底，在半導體基底內形成第一井區和第二井區，其中第一井區和第二井區具有與第一導電類型相反的第二導電類型。半導體裝置的製造方法也包含在半導體基底內形成第一頂層，其中形成從第一井區延伸至第二井區的第一頂層，且第一頂層具有第一導電類型。半導體裝置的製造方法更包含在半導體基底內和第一頂層上形成第二頂層，其中形成從第一井區延伸至第二井區的第二頂層，且第二頂層具有第二導電類型。

100‧‧‧半導體裝置

101‧‧‧半導體基底

102‧‧‧第一井區

103‧‧‧第二井區

105a、105b、105c、105d‧‧‧隔離結構

107‧‧‧第三井區

109‧‧‧第一頂層

111‧‧‧第二頂層

113‧‧‧源極區

115‧‧‧摻雜區

117‧‧‧汲極區

123‧‧‧源極接觸

125‧‧‧閘極接觸

127‧‧‧汲極接觸

129‧‧‧層間介電層

130‧‧‧第一通道

140‧‧‧第二通道

d1、d2、d3‧‧‧距離

藉由以下的詳述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據工業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。

第1-6圖是根據本發明的一些實施例，說明形成半導體裝置之示範連續製程的剖面示意圖。

第7圖是根據本發明的一些實施例，顯示當裝置運作時，半導體裝置之感應(induced)通道的剖面示意圖。

以下內容提供了很多不同的實施例或範例，用於實施發明之不同部件。組件和配置的具體實施例或範例描述如下，以簡化本發明的實施例。當然，這些僅僅是範例，並非用以限定本發明。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得它們不直接接觸的實施例。此外，本發明實施例在不同範例中可重複使用參考數字及/或字母，此重複是為了簡化和清楚，並非在不同實施例及/或組態之間指定其關係。

以下敘述一些實施例。在不同示意圖和說明的實施例中，相同的參考數字係用於標示相似的部件。可理解的是，在半導體裝置的製造方法的前、中、後可增加額外的操作，且以下敘述的一些操作可為了方法的其他實施例被取代或刪除。

本發明的一些實施例提供製造半導體裝置的方法。第1-6圖是根據本發明的一些實施例，說明形成第6圖中半導體裝置100之示範連續製程的剖面示意圖。

如第1圖所示，根據一些實施例，在半導體基底101內形成第一井區102和第二井區103。半導體基底101可由矽或其他半導體材料製成。或者，半導體基底101可包含其他元素半導體材料，例如鍺(Ge)。在一些實施例中，半導體基底101由化合物半導體，例如碳化矽(SiC)、氮化鎵(GaN)、砷化鎵(GaAs)、砷化銦(InAs)或磷化銦(InP)製成。在一些實施例中，半導體基底101由合金半導體，例如矽鍺(silicon germanium)、碳化矽鍺(silicon germanium carbide)、磷化砷鎵(gallium arsenic phosphide)或磷化銦鎵(gallium indium phosphide)製成。在一實施例，半導體基底101包含磊晶層，舉例來說，半導體基底101在塊材半導體上方具有磊晶層。此外，半導體基底101可包含絕緣層上覆矽(silicon-on-insulator，SOI)結構，舉例來說，基底101可包含埋植氧化(buried oxide，BOX)層(未繪示)。在本實施例中為了形成N型半導體裝置100，半導體基底101可為輕摻雜P型基底。在其他實施例中，舉例來說，為了形成P型半導體裝置100，半導體基底101可為輕摻雜N型基底。

明確而言，第一井區102和第二井區103係形成在接近半導體基底101的頂面，以距離d1分隔。在一些實施例中，距離d1大於約0μm且不超過約15μm。在一些實施例中，藉由在半導體基底101上使用圖案化遮罩的離子植入製程形成第一井區102和第二井區103。在本實施例中為了形成半導體裝置100，例如N型接面場效電晶體，可將N型摻雜物(例如磷(P)或砷(As))摻雜至半導體基底101內以形成第一井區102和第二井區103。或者，為了在其他實施例中形成半導體裝置100，例如P型接面場效電晶體，可將P型摻雜物(例如硼(B))摻雜至半導體基底101內以形成第一井區102和第二井區103。在本實施例中，為了形成半導體裝置100，例如超高壓(ultra-high voltage，UHV)N型接面場效電晶體，第一井區102和第二井區103為兩個深高壓N型井(deep high-voltage N-well，DHVNW)。在其他實施例中為了形成半導體裝置100，例如超高壓(UHV)P型接面場效電晶體，第一井區102和第二井區103可為兩個深高壓P型井(deep high-voltage P-well，DHVPW)。

應注意的是，第一井區102和第二井區103之間的距離d1可能影響半導體裝置100的夾止電壓。當距離d1增加時，半導體裝置100的夾止電壓將降低，反之亦然。

如第2圖所示，根據一些實施例，在半導體基底101上形成一些隔離結構105a、105b、105c和105d。隔離結構105a、105b、105c和105d以矽局部氧化(local oxidation of silicon，LOCOS)隔離結構來進行說明，且隔離結構105a、105b、105c和105d的一部分嵌入半導體基底101。在其他實施例中，隔離結構105a、105b、105c和105d可以是淺溝槽隔離(shallow trench isolation，STI)。

在本實施例中，有四個隔離結構105a、105b、105c和105d依次排列在半導體基底101上，且由隔離結構105a和105d定義出半導體裝置100的主動區。應注意的是，每個半導體裝置的隔離結構數量不限於四個，可能更少或更多。

更明確而言，隔離結構105a和105b在第一井區102上，且隔離結構105c和105d在第二井區103上。再者，隔離結構105b的一部分係位於第一井區102和半導體基底101的界面上方，且在後續製程中形成的半導體裝置100的源極區係位於由兩相鄰之隔離結構105a和105b所定義的區域內。此外，隔離結構105c的一部分係位於半導體基底101和第二井區103的界面上方，且在後續製程中形成的半導體裝置100的汲極區係位於由兩相鄰之隔離結構105c和105d所定義的區域內。

在一些實施例中，前述四個隔離結構105a、105b、105c和105d由氧化矽、氮化矽、氮氧化矽或其他適用的介電材料製成。在一些實施例中，隔離結構105a、105b、105c和105d可視隔離之類型，由熱氧化製程、化學氣相沉積(chemical vapor deposition，CVD)製程或前述之組合形成。舉例來說，淺溝槽隔離結構可由以下步驟形成，在半導體基底101上用遮罩實施蝕刻步驟以形成溝槽。接著，藉由實施化學氣相沉積製程將溝槽填充絕緣材料，然後移除在溝槽外的絕緣材料。

如第3圖所示，根據一些實施例，在第二井區103中由隔離結構105c和105d所定義的區域內選擇性地形成第三井區107。第三井區107係形成較第二井區103窄和淺，且第三井區107的導電類型和第二井區103相同。在本實施例的N型接面場效電晶體中，第三井區107為N型。在一些實施例中，第三井區107的摻雜物濃度高於第二井區103的摻雜物濃度。

如第4圖所示，根據一些實施例，在半導體基底101內形成第一頂層109，且在半導體基底101內和第一頂層109上形成第二頂層111。應注意的是，形成第一頂層109和第二頂層111從第一井區102延伸至第二井區103，第一頂層109的第一部分(亦即第一頂層109的中間部分)和第二頂層111的第一部分(亦即第二頂層111的中間部分)係位於半導體基底101內第一井區102和第二井區103之間的部分。在一些實施例中，半導體基底101的頂面和第二頂層111的頂面之間的距離d2係在約0.2mm至約1mm的範圍，且半導體基底101的頂面和第一頂層109的頂面之間的距離d3係在約2mm至約5mm的範圍。

在一些實施例中，第一頂層109的第二部分和第二頂層111的第二部分係位於隔離結構105b的正下方，且第一頂層109的第三部分和第二頂層111的第三部分係位於隔離結構105c的正下方。第一頂層109的第二和第三部分對應第一頂層109的相反兩側。同理，第二頂層111的第二和第三部分對應第二頂層111的相反兩側。在一些實施例中，第一頂層109的第二部分和第二頂層111的第二部分延伸至第一井區102內。同理，第一頂層109的第三部分和第二頂層111的第三部分延伸至第二井區103內。應注意的是，第二頂層111和隔離結構105b由第一井區102的一部分隔開，且第二頂層111和隔離結構105c由第二井區103的一部分隔開。

在一些實施例中，藉由在第一井區102、第二井區103以及第一和第二井區102和103之間的半導體基底101的一部分內實施第一離子植入製程和第二離子植入製程，以分別形成第一頂層109和第二頂層111。在一些實施例中，第一頂層109和第二頂層111的摻雜物濃度在約10¹⁵原子/cm³至約10¹⁷原子/cm³的範圍內。應注意的是，在半導體裝置100，如N型接面場效電晶體中，第一頂層109為P型，且第二頂層111為N型。相反地，在半導體裝置100，如P型接面場效電晶體中，第一頂層109為N型，且第二頂層111為P型。

接著，如第5圖所示，根據一些實施例，在第一井區102內形成源極區113，在第一井區102和第二井區103之間的半導體基底101的一部分中形成摻雜區115，且在第二井區103內形成汲極區117。在一些實施例中，汲極區117係形成在第三井區107內。

在一些實施例中，藉由離子植入製程形成源極區113、摻雜區115和汲極區117。在一些實施例中，藉由一道離子植入製程形成源極區113和汲極區117，且藉由另一道離子植入製程形成摻雜區115。明確而言，源極區113的導電類型和汲極區117的導電類型相同，但和摻雜區115的導電類型不同。在本實施例之半導體裝置100(例如N型接面場效電晶體)中，源極區113和汲極區117為N型，且摻雜區115為P型。在其他實施例中，舉例來說，在半導體裝置100(例如P型接面場效電晶體)中，源極區113和汲極區117為P型，且摻雜區115為N型。

此外，源極區113、摻雜區115和汲極區117的摻雜物濃度大於第一頂層109、第二頂層111、第一井區102和第二井區103的摻雜物濃度。在一些實施例中，源極區113、摻雜區115和汲極區117的摻雜物濃度在約1×10¹⁸原子/cm³至約1×10²⁰原子/cm³的範圍內。

如第5圖所示，第一頂層109和第二頂層111位於源極區113和汲極區117之間，且第一和第二頂層109和111的第一部分(第一和第二頂層109和111的中間部分)位於摻雜區115正下方。在一些實施例中，第二頂層111和摻雜區115由第一和第二井區102和103之間的半導體基底101的一部分隔開。然而，在其他實施例中，第二頂層111可能與摻雜區115接觸(未繪示)。

如第6圖所示，根據一些實施例，在半導體基底101上形成層間介電(inter-layer dielectric，ILD)層129，且穿過層間介電層129形成源極接觸123、閘極接觸125和汲極接觸127。在一些實施例中，層間介電層129由氧化矽、氮化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)及/或其他合適的介電材料製成。層間介電層129可由化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、旋轉塗布或其他合適的製程形成。

在層間介電層129形成之後，藉由在層間介電層129上實施蝕刻製程以在其中形成溝槽，並將導電材料填入溝槽以形成源極接觸123、閘極接觸125和汲極接觸127。此外，源極接觸123電連接至源極區113，閘極接觸125電連接至摻雜區115，以及汲極接觸127電連接至汲極區117。在本實施例中，源極接觸123、閘極接觸125和汲極接觸127由金屬製成。在其他實施例中，源極接觸123、閘極接觸125和汲極接觸127可包含多晶矽或其他合適的導電材料。源極接觸123、閘極接觸125和汲極接觸127形成之後，即完成半導體裝置100。

第7圖是根據本發明的一些實施例，顯示當半導體裝置100運作時，半導體裝置100之感應通道的剖面示意圖。

如第7圖所示，當電壓施加於閘極接觸125時，形成在第一頂層109下方且連接源極接觸123和汲極接觸127的第一通道130，以及形成穿過第二頂層111且連接至源極接觸123和汲極接觸127的第二通道140。

藉由在半導體基底101內和閘極接觸125的下方植入兩個具有相反導電類型的頂層，即第一和第二頂層109和111，在半導體裝置100內感應形成第一和第二通道130和140。因此，可增加半導體裝置100(例如接面場效電晶體)的驅動電流。此外，因第二頂層111和半導體基底101的頂面之間的距離d2夠小，例如在約0.2mm至約1mm的範圍內，可減少半導體裝置100(例如接面場效電晶體)的夾止電壓。

總結來說，在本發明的一些實施例中，在半導體裝置的源極和汲極區之間形成具有相反導電類型的兩個頂層，兩個頂層的一部分形成在半導體裝置的閘極區正下方，可增加裝置的驅動電流和減少裝置的夾止電壓而無需在閘極區下方形成井區。相較於傳統製程步驟，本發明的實施例可形成具有高驅動電流和低夾止電壓的半導體裝置，例如接面場效電晶體，而無需在整體製程中使用多餘的遮罩來形成裝置的額外電路。

以上概述數個實施例為範例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍的前提下，做各式各樣的改變、取代和替換。

Claims

一種半導體裝置，包括：一半導體基底，具有一第一導電類型；一第一井區和一第二井區，設置在該半導體基底內，其中該第一井區和該第二井區具有與該第一導電類型相反的一第二導電類型；一第一頂層，設置在該半導體基底內，其中該第一頂層從該第一井區延伸至該第二井區，且該第一頂層具有該第一導電類型；以及一第二頂層，設置在該半導體基底內和該第一頂層上，其中該第二頂層從該第一井區延伸至該第二井區，且該第二頂層具有該第二導電類型。
如申請專利範圍第1項所述之半導體裝置，其中該第一井區與該第二井區隔開一距離，且該第一井區和該第二井區之間的該距離大於0μm且不超過15μm。
如申請專利範圍第1項所述之半導體裝置，其中該第一頂層的一第一側和該第二頂層的一第一側係設置在該第一井區內，且該第一頂層與該第一側相反的一第二側和該第二頂層與該第一側相反的一第二側係設置在該第二井區內。
如申請專利範圍第1項所述之半導體裝置，更包括：一源極區，設置在該第一井區內，具有該第二導電類型；一摻雜區，設置在該第一井區和該第二井區之間，具有該第一導電類型；以及一汲極區，設置在該第二井區內，具有該第二導電類型，其中該第一頂層和該第二頂層係設置在該源極區和該汲極區之間。
如申請專利範圍第4項所述之半導體裝置，更包括：一第三井區，設置在該第二井區內且具有該第二導電類型，其中該汲極區係設置在該第三井區內。
如申請專利範圍第4項所述之半導體裝置，更包括：一源極接觸，設置在該源極區上；一閘極接觸，設置在該摻雜區上；以及一汲極接觸，設置在該汲極區上，其中該源極接觸、該閘極接觸和該汲極接觸係由金屬製成。
如申請專利範圍第6項所述之半導體裝置，其中對該閘極接觸施加一電壓，形成在該第一頂層下方且連接該源極接觸和該汲極接觸的一第一通道，以及形成穿過該第二頂層且連接該源極接觸和該汲極接觸的一第二通道。
如申請專利範圍第4項所述之半導體裝置，其中該第一頂層的一第一部分和該第二頂層的一第一部分係設置在該摻雜區之正下方。
如申請專利範圍第8項所述之半導體裝置，其中該第二頂層和該摻雜區藉由該半導體基底的一部分隔開。
如申請專利範圍第8項所述之半導體裝置，更包括：一第一隔離結構，設置在該源極區和該摻雜區之間；以及一第二隔離結構，設置在該摻雜區和該汲極區之間。
如申請專利範圍第10項所述之半導體裝置，其中該第一頂層的一第二部分和該第二頂層的一第二部分係設置在該第一隔離結構的正下方，且該第一頂層的一第三部分和該第二頂層的一第三部分係設置在該第二隔離結構的正下方。
如申請專利範圍第10項所述之半導體裝置，其中該第二頂層和該第一隔離結構藉由該第一井區的一部分隔開，且該第二頂層和該第二隔離結構藉由該第二井區的一部分隔開。
一種半導體裝置的製造方法，包括：提供一半導體基底，具有一第一導電類型；在該半導體基底內形成一第一井區和一第二井區，其中該第一井區和該第二井區具有與該第一導電類型相反的一第二導電類型；在該半導體基底內形成一第一頂層，其中該第一頂層從該第一井區延伸至該第二井區，且該第一頂層具有該第一導電類型；以及在該半導體基底內和該第一頂層上形成一第二頂層，其中該第二頂層從該第一井區延伸至該第二井區且該第二頂層具有該第二導電類型。
如申請專利範圍第13項所述之半導體裝置的製造方法，其中形成該第一井區和該第二井區隔開一距離，且該第一井區和該第二井區之間的該距離在0至15μm的範圍內。
如申請專利範圍第13項所述之半導體裝置的製造方法，其中藉由在該第一井區、該第二井區以及該第一井區和該第二井區之間的該半導體基底的一部分內實施一第一離子植入製程和一第二離子植入製程，以分別形成該第一頂層和該第二頂層。
如申請專利範圍第13項所述之半導體裝置的製造方法，更包括：在該第一井區內形成一第一源極區，具有該第二導電類型；在該第一井區和該第二井區之間形成一摻雜區，具有該第一導電類型；以及在該第二井區內形成一汲極區，具有該第二導電類型，其中該第一頂層和該第二頂層係形成在該源極區和該汲極區之間。
如申請專利範圍第16項所述之半導體裝置的製造方法，更包括：在該第二井區內形成一第三井區，其中該第三井區具有該第二導電類型，且該汲極區係形成在該第三井區內。
如申請專利範圍第16項所述之半導體裝置的製造方法，更包括：在該源極區上形成一源極接觸；在該摻雜區上形成一閘極接觸；以及在該汲極區上形成一汲極接觸。
如申請專利範圍第16項所述之半導體裝置的製造方法，更包括：在該源極區和該摻雜區之間形成一第一隔離結構；以及在該摻雜區和該汲極區之間形成一第二隔離結構。
如申請專利範圍第19項所述之半導體裝置的製造方法，其中該第二頂層係形成在該第一隔離結構、該摻雜區和該第二隔離結構下方，該第二頂層和該第一隔離結構藉由該第一井區的一部分隔開，且該第二頂層和該第二隔離結構藉由該第二井區的一部分隔開。