CN101515597A - 半导体装置 - Google Patents

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Abstract

本发明的目的在于提供一种半导体装置。在以往的半导体装置中，作为功率用半导体元件的纵型PNP晶体管有在饱和区域中使用时向衬底产生泄漏电流的问题。根据本发明的半导体装置，作为集电极区域的P型扩散层(22、23)形成在作为基极区域的N型扩散层(24)的周围。并且，P型扩散层(23)形成为杂质浓度比P型扩散层(22)低而且其扩散宽度窄。根据这种结构，在纵型PNP晶体管进行接通动作时，形成有P型扩散层(23)的区域主要作为寄生电流的路径。于是，能够抑制由衬底(14)、N型埋入层(16)、P型埋入层(18)构成的寄生晶体管的接通动作，防止向衬底(14)产生泄漏电流。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，其降低了用作功率用半导体元件的纵型PNP晶体管向衬底的泄漏电流。
背景技术
作为现有半导体装置的一个实施例，已知有下述的纵型PNP晶体管。图8是用于对现有的纵型PNP晶体管进行说明的剖视图。
如图8所示，在P型硅衬底111上形成有N型外延层112。在硅衬底111和外延层112上，重叠地形成有N型埋入扩散层(以下称作埋入层)113和P型埋入层114。并且，在外延层112形成有作为集电极区域的P型扩散层115、116以及作为基极区域的N型扩散层117。P型扩散层115、116与P型埋入层114相连。并且，在N型扩散层117上，形成有作为发射极区域的P型扩散层118以及作为基极导出区域的N型扩散层119。
另外，在外延层112上形成有氧化膜120。在氧化膜120上形成有接触孔121、122、123、124、125。通过接触孔121～125，形成电极126、集电极电极127、128、发射极电极129以及基极电极130(例如参照专利文献1)。
【专利文献1】(日本)特开2004-207702号公报(第6-7页、图2)。
下面对在饱和区域中使用图8所示纵型PNP晶体管时产生的问题进行说明。例如，在发射极电极129上施加电源电压(13.0V)，在集电极电极127、128上施加与电源电压基本相等的电压(与电源电压之间的电位差在0.3V以下的电压(12.9V))，在基极电极130上施加希望的电压。另外，在与位于P型扩散层115、116外侧的外延层112连接的电极126上施加电源电压(13.0V)。
首先，在基极电极130上施加12.3V电压，发射极-基极区域之间变为顺向电压，从而纵型PNP晶体管进行接通动作。并且，如果降低施加在基极电极130上的电压(12.1V)，增大基极电流，则由N型埋入层113、P型埋入层114以及N型扩散层117构成的寄生NPN晶体管Tr11(以下称作寄生Tr11)就会进行接通动作。此时，在作为基极区域的P型埋入层114上施加12.9V的电压，在作为发射极区域的N型扩散层117上施加12.1V的电压，在作为集电极区域的N型埋入层113上施加13.0V的电压。
另一方面，在由N型扩散层131、132(包含位于P型扩散层115外侧的外延层112)、P型扩散层115以及N型扩散层117构成的寄生NPN晶体管Tr12(以下称作寄生Tr12)上，也被施加实质上与寄生Tr11相等的电压。但是，在寄生Tr12上，存在阻碍晶体管动作的两个主要因素。第一因素如下所述。通过在N型扩散层119的周围配置P型扩散层118，寄生Tr12的发射极区域中的寄生电阻将变高。并且，施加在发射极区域与基极区域的PN接合区域中的电压将降低。第二因素如下所述。P型扩散层115被用作纵型PNP晶体管的集电极区域，所以其杂质浓度变高。而且，从作为寄生Tr12的发射极区域的N型扩散层117注入的电子与作为基极区域的P型扩散层115内的正孔再结合的概率高。由于这样的因素存在，所以寄生Tr11将优先于寄生Tr12进行接通动作。
接着，由于寄生Tr11进行接通动作，在N型埋入层113中引起电位下降(从13.0V的电位下降到11.5V)。于是，由P型半导体衬底111、N型埋入层113以及P型埋入层114构成的寄生PNP晶体管Tr13(以下称作寄生Tr13)进行接通动作。此时，在作为基极区域的N型埋入层113上施加11.5V，在作为发射极区域的P型埋入层114上施加12.9V，在作为集电极区域的P型半导体衬底111上施加0V。结果，寄生Tr13持续进行接通动作。
也就是说，通过在饱和区域中使用纵型PNP晶体管，电流会从电源线向地线泄漏，从而导致设定为接地电位的半导体衬底111的电位发生变动。并且，还可能导致由形成在同一半导体衬底111上的周边电路的闩锁(ラツチアツプ)造成的误动作。结果，在高功率用电路中，图8所示结构的纵型PNP晶体管因为上述泄漏电流而有难以使用的问题。
发明内容
本发明的半导体装置是鉴于上述各种问题而作出的，提供一种半导体装置，具有半导体层，该半导体层至少形成有一导电型的基极扩散层、与前述基极扩散层重叠而形成的一导电型的基极导出扩散层、与前述基极扩散层重叠而形成的相反导电型的发射极扩散层、以及形成在前述基极扩散层周围的相反导电型的集电极扩散层，该半导体装置的特征在于，前述集电极扩散层具有相反导电型的第1扩散层、和杂质浓度形成得比前述第1扩散层高的相反导电型的第2扩散层；前述第1扩散层具有在不经由前述发射极扩散层而与前述基极导出扩散层对置的区域。因此，根据本发明，集电极扩散层由杂质浓度和扩散宽度不同的两个扩散层构成，从而能够使寄生晶体管在半导体层表面附近进行接通动作，防止向衬底产生泄漏电流。
根据本发明，集电极扩散层形成在基极扩散层的周围，集电极扩散层由杂质浓度和扩散浓度不同的两个扩散层构成。根据这种结构，寄生电流在半导体层表面附近流动，能够防止包含衬底的寄生晶体管的接通动作，防止向衬底产生泄漏电流。
而且，根据本发明，用作纵型PNP晶体管的集电极区域的扩散层配置在用作发射极区域的扩散层附近，从而寄生电阻降低，能够提高纵型PNP晶体管的电流能力。
另外，根据本发明，仅在用作纵型PNP晶体管的集电极区域的扩散层上配置接触孔。根据这种结构，能够降低纵型PNP晶体管的寄生电阻，且在半导体层表面附近产生寄生电流。
而且，根据本发明在用作纵型PNP晶体管的集电极区域的扩散层中，在作为基极导出区域的扩散层的周围以コ形状配置用作寄生晶体管的扩散层。根据这种结构，寄生电流优先在半导体层表面附近流动，能够防止向衬底的泄漏电流。
而且，根据本发明，利用被施加电源电压的N形扩散层，将P形半导体衬底和集电极扩散层分离开，从而能够防止向衬底产生泄漏电流。
附图说明
图1是用于对本发明实施方式中的半导体装置进行说明的俯视图。
图2是用于对本发明实施方式中的半导体装置进行说明的(A)剖视图、(B)剖视图。
图3是用于对本发明实施方式的(A)采用半导体装置的电路进行说明的电路图，(B)半导体装置内的寄生晶体管动作进行说明的剖视图。
图4是用于对本发明实施方式中的向衬底产生的泄漏电流进行说明的图。
图5是用于对本发明实施方式中的半导体装置进行说明的俯视图。
图6是用于对本发明实施方式中的半导体装置进行说明的剖视图。
图7是用于对本发明实施方式中的半导体装置进行说明的剖视图。
图8是用于对现有技术的实施方式中的半导体装置进行说明的剖视图。
附图标记说明
14 P 型单晶硅衬底
15 N 型外延层
22 P 型扩散层
23 P 型扩散层
25 N 型扩散层
具体实施方式
下面参照图1至图4对本发明一个实施方式的半导体装置进行详细说明。图1是用来对本实施方式的纵型PNP晶体管进行说明的俯视图。图2(A)是对本实施方式的纵型PNP晶体管进行说明的图，是图1所示A-A线方向的剖视图。图2(B)是用于对本实施方式的纵型PNP晶体管进行说明的图，是图1所示B-B线方向的剖视图。图3(A)是用于对使用本实施方式的纵型PNP晶体管的电路进行说明的电路图。图3(B)是用于对本实施方式的纵型PNP晶体管内的寄生晶体管动作进行说明的剖视图。图4是用于对本实施方式的纵型PNP晶体管中向衬底产生的泄漏电流进行说明的图。
如图1所示，实线1表示分离区域的端部，由实线1包围的区域作为纵型PNP晶体管的形成区域。由虚线2、3包围的区域表示形成在分离区域和集电极区域之间的外延层上的N型扩散层。由实线4包围的区域以及由实线4、单点划线5、6包围的区域表示作为集电极区域的P型扩散层。由双点划线7包围的区域表示作为基极区域的N型扩散层。由实线8包围的区域表示作为发射极区域的P型扩散层。另外，由实线9包围的区域表示作为基极导出区域的N型扩散层。
如图所示，作为集电极区域的P型扩散层配置成将作为基极区域的N型扩散层(由双点划线包围的区域)包围。并且，在集电极区域中，P型扩散层(由实线4、单点划线5和6包围的区域)的扩散宽度W1、W2、W3比P型扩散层(由实线4包围的区域)的扩散宽度W4窄。进而，P型扩散层(由实线4、单点划线5、6包围的区域)对应于N型扩散层(由双点划线7包围的区域)的三条边10、11、12配置，P型扩散层(由实线4包围的区域)对应于N型扩散层(由双点划线7包围的区域)的一条边13配置。另外，作为发射极区域的P型扩散层(由实线8包围的区域)配置成，经由上述一条边13而与P型扩散层(由实线4包围的区域)相对。根据该结构，作为基极导出区域的N型扩散层(由实线9包围的区域)和P型扩散层(由实线4、单点划线5、6包围的区域)经由上述三条边10至12相对的区域增大。详细情况将在后面说明，而通过纵型PNP晶体管的接通动作，寄生NPN晶体管Tr1(以下称作寄生Tr1)(参照图3(B))进行接通动作。并且，位于外延层15(参照图2(A))表面附近的P型扩散层(由实线4、单点划线5、6包围的区域)主要作为寄生Tr1的电流路径。
其次，长方形内标有×标记的区域表示的是接触孔的形成区域。在集电极区域中，在P型扩散层(由实线4包围的区域)上配置接触孔，但在P型扩散层(由实线4、单点划线5、6包围的区域)上没有配置接触孔。根据这种结构，上述P型扩散层的扩散宽度W4变得比上述P型扩散层的扩散宽度W1～W3更宽。详细情况将在后面说明，而通过缩窄上述P型扩散层的扩散宽度W1～W3，P型扩散层(由实线4、单点划线5、6包围的区域)成为寄生Tr1(参照图3(B))的电流路径。
另一方面，P型扩散层(由实线4包围的区域)是杂质浓度高、扩散宽度宽的扩散层，由此，主要作为纵型PNP晶体管的集电极区域而发挥作用。并且，在纵型PNP晶体管的集电极区域中，能够实现接触电阻的降低、寄生电阻的降低。进而，上方配置有接触孔的P型扩散层(由实线4包围的区域)配置在作为发射极区域的P型扩散层(由实线8包围的区域)附近。根据这种结构，纵型PNP晶体管的电流路径变短，纵型PNP晶体管的寄生电阻降低，电流能力提高。
在图2(A)中，表示图1所示的A-A线方向的剖视图，纵型PNP晶体管主要由以下部分构成：P型单晶硅衬底14、N型外延层15、N型埋入扩散层(以下称作埋入层)16、P型埋入层17、用作集电极区域的P型埋入层18、19、用作基极区域的N型埋入层20、N型埋入层21、作为集电极区域的P型扩散层22、23、用作基极区域的N型扩散层24、25、用作发射极区域的P型扩散层26、以及N型扩散层27。
N型外延层15形成在P型单晶硅衬底14上。另外，衬底14的比电阻值是40～60Ω·cm左右，作为P型杂质浓度，在3.0×1014左右。
N型埋入层16跨衬底14和外延层15形成。N型埋入层16与P型埋入层18相比形成到衬底14的更深部。并且，N型埋入层16与衬底14和P型埋入层18分别形成PN接合区域，将衬底14和P型埋入层18PN接合分离。
P型埋入层17形成在芯片整个面上，例如从衬底14表面形成到15～20μm左右的深度。P型埋入层17例如通过以1.0×1012～1.0×1014/cm2的导入量进行硼(B)的离子注入而形成。因此，P型埋入层17是杂质浓度低的扩散区域，在与N型扩散区域重叠的区域中，该重叠区域成为N型区域。并且，通过在衬底14上形成P型埋入层17，能够防止接地电阻的增大，解决闩锁等问题。P型埋入层17的杂质浓度可以进行各种设计变更，以便达到希望的接地电阻。
P型埋入层18跨衬底14和外延层15形成。而且，P型埋入层18形成在衬底14和外延层15上，接触电阻得到降低。
P型埋入层19形成在外延层15上。P型埋入层19在P型埋入层18的端部附近形成为一环状，与P型埋入层18重叠地形成。
N型埋入层20至少从P型埋入层18的上面向外延层15表面侧蠕升(這い上がる)。另一方面，N型埋入层21在N型埋入层16的端部形成为一环状。而且，在N型埋入层20的周围配置P型埋入层19，N型埋入层20和P型埋入层19的部分区域重叠。另外，N型埋入层21配置在P型埋入层18、19的周围。
根据该结构，在N型埋入层20的形成区域中，将P型埋入层19的蠕升宽度抑制到1.5～3.5μm左右，形成确保了希望的基极区域宽度的纵型PNP晶体管。通过确保希望的基极区域宽度，能够在维持纵型PNP晶体管的耐压特性的同时，减薄外延层15的膜厚。并且，能实现器件尺寸(厚度方向尺寸)的缩小。
P型扩散层22、23例如通过离子注入法形成在外延层15上。P型扩散层22、23与P型埋入层19连结。如图所示，P型扩散层22的扩散宽度比P型扩散层23的扩散宽度更宽，P型扩散层22的杂质浓度比P型扩散层23的杂质浓度更高。具体而言，在P型扩散层22的表面附近，其扩散宽度W4(参照图1)是14μm左右，其杂质浓度为5.0×1018～2.0×1020/cm3左右。而在P型扩散层23的表面附近，其扩散宽度W2(参照图1)是7μm左右，其杂质浓度为5.0×1017～1.0×1019/cm3左右。另外，P型扩散层22对应于用图1的实线4包围的区域，而P型扩散层23对应由图1的实线4、单点划线5、6包围的区域。
N型扩散层24、25形成在外延层15上。N型扩散层25用作基极导出区域。通过形成N型扩散层25，能够降低接触电阻。而且，N型扩散层24对应于由图1的双点划线7包围的区域，N型扩散层25对应于由图1的实线9包围的区域。
P型扩散层26形成在N型扩散层24上。另外，P型扩散层26对应于由图1的实线8包围的区域。
N型扩散层27形成在外延层15上。N型扩散层27以包围P型扩散层22、23的方式形成为一环状。N型扩散层27和N型埋入层21相连。即，N型扩散层27配置在作为集电极区域的P型扩散层22、23的外周，由此能够防止外延层15表面翻转、集电极电流经分离区域向衬底14流动的问题。另外，N型扩散层27对应于由图1的虚线2、3包围的区域。
绝缘层28形成在外延层15上。而且，例如通过使用CHF3或者CF4类的气体实施的干蚀刻而在绝缘层28上形成接触孔29～33。
在接触孔29～33中，选择性地形成铝合金膜，例如Al-Si膜，形成电极34、38、集电极电极35、发射极电极36以及基极电极37。
在图2(B)中，示出了图1所示B-B线方向的剖视图，对于使用图2(A)说明过的纵型PNP晶体管的构成要素标注相同附图标记，省略其说明。另外，在图2(B)所示的截面结构中，在作为基极区域的N型扩散层24与作为集电极区域的P型扩散层23之间具有没有配置作为发射极区域的P型扩散层26(参照图2(A))的区域，这种结构与图2(A)所示的截面结构不同。
在纵型PNP晶体管中，在P型扩散层23与N型扩散层24之间具有没有配置作为发射极区域的P型扩散层26(参照图2(A))的区域。详细情况将在后面说明，而在该区域中，在纵型PNP晶体管进行接通动作时，使由N型扩散层27(包含位于P型扩散层23外侧的N型外延层15)、P型扩散层23以及N型扩散层24、25(包含位于P型扩散层23内侧的N型外延层15)形成的寄生Tr1(参照图3(B))积极地进行接通动作，从而能够防止向衬底14产生泄漏电流。
另外，在绝缘层28上，例如通过使用CHF3或者CF4系的气体实施的干蚀刻而形成接触孔39、40。并且，在接触孔39、40中，选择性地形成铝合金膜，例如Al-Si膜，形成与N型扩散层27连接的电极41、42。
参照图3(A)，对使用图1和图2说明的纵型PNP晶体管在饱和区域中使用的电路进行说明。另外，适当参照图3(B)，对纵型PNP晶体管以及纵型PNP晶体管内驱动的寄生晶体管进行说明。图3(B)与图2同样，表示图1的A-A线方向的截面。
如图所示，在纵型PNP晶体管的发射极电极36上，施加电源电压(例如13.0V)。在集电极电极35上，利用电阻R1(例如12kΩ)进行电压调整，从而施加与电源电压V1大致相等的电压(与电源电压V1之间的电位差在0.3V以下的电压(例如12.9V)。并且，在基极电极37上，利用可变电压V2施加希望的电压(例如12.3V)，纵型PNP晶体管进行接通动作。在与位于P型扩散层22、23外侧的外延层15连接的电极34、38上，施加电源电压V1。
接着，纵型PNP晶体管进行接通动作，降低施加在基极电极37上的电压(12.1V)，增大基极电流，则由N型扩散层27(包含位于P型扩散层23外侧的N型外延层15)、P型扩散层23以及N型扩散层24、25(包含位于P型扩散层23内侧的N型外延层15)构成的寄生Tr1进行接通动作。
此时，在由N型埋入层16、P型埋入层18以及N型埋入层20构成的寄生NPN晶体管Tr2(以下称作寄生Tr2)上也被施加与寄生Tr1大致相等的电压。但是，由于寄生Tr1的基极宽度比寄生Tr2窄，而且基极区域内的杂质浓度也低，所以基极电流降低，从而电流增幅率(hFE)变高。根据这种结构，寄生Tr1进行接通动作，配置P型扩散层23的外延层15表面附近区域主要作为寄生Tr1的电流路径。
同样，在由N型扩散层27(包含位于P型扩散层22外侧的N型外延层15)、P型扩散层22以及N型扩散层24、25(包含位于P型扩散层22内侧的N型外延层15)构成的寄生NPN晶体管Tr3(以下称作寄生Tr3)上也被施加与寄生Tr1大致相等的电压。如结合图1在上面描述的那样，P型扩散层22的扩散宽度比P型扩散层23的扩散宽度宽，P型扩散层22的杂质浓度比P型扩散层23的杂质浓度高。因此，在寄生Tr3中，从作为发射极区域的N型扩散层27注入的电子与作为基极区域的P型扩散层22内的正孔再结合的概率变高。于是，寄生Tr3的基极电流比寄生Tr1大，寄生Tr3的电流增幅率(hFE)比寄生Tr1低。根据这种结构，寄生Tr1进行接通动作，配置P型扩散层23的外延层16表面附近区域主要作为寄生电流路径。
进而，寄生Tr3的发射极电极作为纵型PNP晶体管的基极电极37，但在N型扩散层25与P型扩散层22之间，配置P型扩散层26。因此，寄生Tr3的发射极区域中的寄生电阻变高，发射极区域与基极区域的PN接合区域中施加的电压降低。于是，寄生Tr1优先于寄生Tr3进行接通动作。另一方面，在纵型PNP晶体管中，主要是P型扩散层22作为电流路径，所以能够降低集电极区域中的接触电阻值，实现寄生电阻值的降低。
即，在寄生Tr1中，在P型扩散层23和N型扩散层25之间具有没有配置P型扩散层26的区域。并且，P型扩散层23和N型扩散层25相对的区域主要变成寄生电流的路径。由于上述P型扩散层23的杂质浓度、其扩散形状和配置区域等原因，寄生Tr1优先于寄生Tr2、Tr3进行接通动作。
如上所述，在纵型PNP晶体管进行接通动作时，寄生Tr1进行接通动作，能够抑制寄生Tr2进行接通动作。于是，能够抑制电流向寄生Tr2的N型埋入层16流动，抑制N型埋入层16中的电位降低。结果，在由P型硅衬底14、N型埋入层16以及P型埋入层18构成的寄生PNP晶体管Tr4(以下称作Tr4)中，在作为基极区域的N型埋入层16和作为发射极区域的P型埋入层18之间的PN接合区域中，不会施加使得该接合区域动作的顺向电压。于是，能够抑制寄生Tr4的接通动作，从而能够防止向衬底14产生泄漏电流。即，能够防止电流从电源线向接地线泄漏，从而防止设定为接地电位的衬底14的电位变动。于是，能够防止由形成在同一衬底14上的周边电路的闩锁引起的误动作。
在图4中，表示在实线表示的本实施方式的纵型PNP晶体管和虚线表示的现有技术实施方式的纵型PNP晶体管中分别以饱和区域驱动时向衬底产生的泄漏电流。横轴表示纵型PNP晶体管的基极电流，纵轴表示纵型PNP晶体管中向衬底产生的泄漏电流。并且，各纵型PNP晶体管的尺寸和施加的电压等测定条件实质上相同。
另外，本实施方式的纵型PNP晶体管的结构是上面参照图1至图3说明的结构。另一方面，现有技术的实施方式的纵型PNP晶体管的结构如参照图8说明的那样，是作为发射极区域的P型扩散层118以一环状包围作为基极导出区域的N型扩散层119的周围的结构。进而，是作为集电极区域的P型扩散层115、116的杂质浓度以及扩散宽度实质上相同的结构。
如图所示，在本实施方式的纵型PNP晶体管中，通过寄生Tr1(参照图3(B))的接通动作，抑制寄生Tr4(参照图3(B))的接通动作，能够防止向衬底14(参照图3(B))产生的泄漏电流。另一方面，在现有技术的实施方式的纵型PNP晶体管中，例如在基极电流达到30mA之前，能够防止向衬底111(参照图8)产生的泄漏电流。但是，随着基极电流的增大，向衬底111产生的泄漏电流也增大。这是因为，由于纵型PNP晶体管的基极电流增大，引起N型埋入层113(参照图8)中的电位下降。并且，由于寄生Tr13(参照图8)的基极电位降低，寄生Tr13进行接通动作，寄生Tr13的电流值增大从而引起泄漏电流增大。
也就是说，在本实施方式的纵型PNP晶体管中，通过改变P型扩散层22、23(参照图3(B))的杂质浓度和扩散宽度，外延层15(参照图3(B))表面附近变成寄生电流路径。于是，能够抑制N型埋入层16中的电位降低，抑制寄生Tr4的接通动作，从而能防止向衬底14产生泄漏电流。
另外，在本实施方式中，就作为集电极区域的P型扩散层(由实线4包围的区域)的扩散宽度比作为集电极区域的P型扩散层(由实线4、单点划线5、6包围的区域)宽，而且对其杂质浓度高的情况进行了说明，但不限于这种情况。例如，也可以是仅设计成作为集电极区域的P型扩散层(由实线4包围的区域)的扩散宽度比作为集电极区域的P型扩散层(由实线4、单点划线5、6包围的区域)宽的结构中，获得防止向上述衬底14产生泄漏电流的情况。或者，也可以是在仅设计成作为集电极区域的P型扩散层(由实线4包围的区域)的杂质浓度比作为集电极区域的P型扩散层(由实线4、单点划线5、6包围的区域)高的结构中获得防止向上述衬底14产生泄漏电流的情况。
另外，在本实施方式中，就对应于作为基极区域的N型扩散层(由双点划线7包围的区域)的一条边13配置作为集电极区域的P型扩散层(由实线4包围的区域)的情况进行了说明，但并不限于这种情况。例如，也可以是下述情况：作为集电极区域的P型扩散层(由实线4包围的区域)在N型扩散层(由双点划线7包围的区域)的两条边10、12侧配置到与作为发射极区域的P型扩散层(由实线8包围的区域)相对的区域。这种情况下，作为纵型PNP晶体管的集电极区域的P型扩散层(用实线4包围的区域)的形成区域增大，集电极区域中的寄生电阻降低，电流能力提高。除此之外，在不脱离本发明的主旨的范围内，可以进行各种变更。
下面，参照图5至图7对本发明的另一实施方式的半导体装置进行详细说明。在本实施方式中，与使用图1至图4说明的上述一实施方式的纵型PNP晶体管在下述一点上不同，即，作为基极导出区域的N型扩散层以及作为发射极区域的P型扩散层以夹持作为集电极区域的P型扩散层的方式分别对称地配置，增大了纵型PNP晶体管的电流能力。但是，如图3(A)所示的电路图中，在饱和区域中使用纵型PNP晶体管时防止从电源线向接地线产生泄漏电流这一特征是同样的。另外，图5是用于说明本实施方式的纵型PNP晶体管的俯视图。图6是用于说明本实施方式的纵型PNP晶体管的图，是图5所示C-C线方向的剖视图。图7是用于说明本实施方式的纵型PNP晶体管的图，是图5所示D-D线方向的剖视图。另外，在说明本实施方式时，适当参照图3(A)所示的电路图。
如图5所示，实线51表示分离区域的端部，由实线51包围的区域作为纵型PNP晶体管的形成区域。由虚线52、53包围的区域表示分离区域和集电极区域之间的外延层上形成的N型扩散层。由实线54包围的区域以及由实线54、单点划线55～58包围的区域表示作为集电极区域的P型扩散层。由双点划线59、60包围的区域表示作为基极区域的N型扩散层。由实线61、62包围的区域表示作为发射极区域的P型扩散层。另外，由实线63、64包围的区域表示作为基极导出区域的N型扩散层。
如图所示，作为集电极区域的P型扩散层(由实线54包围的区域)配置在纵型PNP晶体管的形成区域的中央区域。作为基极区域的N型扩散层(双点划线59、60)相对于上述P型扩散层(由实线54包围的区域)对称地配置。同样，作为发射极区域的P型扩散层(由实线61、62包围的区域)以及作为基极导出区域的N型扩散层(由实线63、64包围的区域)也相对于上述P型扩散层(由实线54包围的区域)对称配置。
在集电极区域中，P型扩散层(由实线54、单点划线55、56包围的区域)和P型扩散层(由实线54、单点划线57、58包围的区域)相对于上述P型扩散层(由实线54包围的区域)对称配置。并且，P型扩散层(由实线54、单点划线55～58包围的区域)的扩散宽度W6、W7、W8、W9、W10、W11比P型扩散层(由实线54包围的区域)的扩散宽度W5窄。
进而，P型扩散层(由实线54、单点划线55、56包围的区域)对应于N型扩散层(由双点划线59包围的区域)的三条边65、66、67配置，P型扩散层(由实线54包围的区域)对应于N型扩散层(由双点划线59包围的区域)的一条边68配置。并且，作为发射极区域的P型扩散层(由实线61包围的区域)配置成经由上述一条边68而与P型扩散层(由实线54包围的区域)相对。根据该结构，作为基极导出区域的N型扩散层(由实线63包围的区域)和P型扩散层(由实线54、单点划线55、56包围的区域)经由上述三条边65～67相对的区域增大。同样，在P型扩散层(由实线54、单点划线57、58包围的区域)中，作为基极导出区域的N型扩散层(由实线64包围的区域)和P型扩散层(由实线54、单点划线57、58包围的区域)经由三条边69、70、71相对的区域也增大。
详细情况将在后面描述，而通过纵型PNP晶体管的接通动作，寄生NPN晶体管Tr5、Tr6、Tr7、Tr8(以下称作寄生Tr5、寄生Tr6、寄生Tr7、寄生Tr8)(参照图6和图7)进行接通动作。并且，位于外延层73(参照图6)表面附近的P型扩散层(由实线54、单点划线55～58包围的区域)主要作为寄生Tr5～Tr8的电流路径。
其次，长方形内标有×标记的区域表示的是接触孔的形成区域。在集电极区域中，在P型扩散层(由实线54包围的区域)上配置接触孔，但在P型扩散层(由实线54、单点划线55～58包围的区域)上没有配置接触孔。根据这种结构，上述P型扩散层的扩散宽度W5变得比上述P型扩散层的扩散宽度W6～W11更宽。详细情况将在后面说明，而通过缩窄上述P型扩散层的扩散宽度W6～W11，P型扩散层(由实线54、单点划线55～58包围的区域)主要作为寄生Tr5～Tr8的电流路径。
另一方面，P型扩散层(由实线54包围的区域)是杂质浓度高、扩散宽度宽的扩散层，由此，主要作为纵型PNP晶体管的集电极区域而发挥作用。并且，在纵型PNP晶体管的集电极区域中，能够实现接触电阻的降低、寄生电阻的降低。进而，作为配置有接触孔的集电极区域的P型扩散层(由实线54包围的区域)分别配置在作为发射极区域的P型扩散层(由实线61、62包围的区域)附近。根据这种结构，纵型PNP晶体管的电流路径变短，寄生电阻降低，电流能力提高。
在图6中，表示图5所示的C-C线方向的剖视图，纵型PNP晶体管主要由以下部分构成：P型单晶硅衬底72、N型外延层73、N型埋入扩散层74、P型埋入层75、用作集电极区域的P型埋入层76、77、用作基极区域的N型埋入层78、N型埋入层79、用作集电极区域的P型扩散层80～82、用作基极区域的N型扩散层83～86、用作发射极区域的P型扩散层87、88、以及N型扩散层89。
N型外延层73形成在P型单晶硅衬底72上。另外，衬底72的比电阻值是40～60Ω·cm左右，作为P型杂质浓度，在3.0×1014左右。
N型埋入层74跨衬底72和外延层73形成。N型埋入层74与P型埋入层76相比形成到衬底72的更深部。并且，N型埋入层74与衬底72和P型埋入层76分别形成PN接合区域，将衬底72和P型埋入层76以PN接合分离。
P型埋入层75形成在芯片整个面上，例如从衬底72表面形成到15～20μm左右的深度。P型埋入层75例如通过以1.0×1012～1.0×1014/cm2的导入量进行硼(B)的离子注入而形成。因此，P型埋入层75是杂质浓度低的扩散区域，在与N型扩散区域重叠的区域中，该重叠区域成为N型区域。并且，通过在衬底72上形成P型埋入层75，能够防止接地电阻的增大，解决闩锁等问题。P型埋入层75的杂质浓度可以进行各种设计变更，以便达到希望的接地电阻。
P型埋入层76跨衬底72和外延层73形成。而且，P型埋入层76形成到衬底72和外延层73，接触电阻得到降低。
P型埋入层77形成在外延层73上。P型埋入层77在P型埋入层76的端部附近形成为一环状，与P型埋入层76重叠地形成。
N型埋入层78至少从P型埋入层76的上面向外延层73表面侧蠕升。另一方面，N型埋入层79在N型埋入层74的端部形成为一环状。而且，在N型埋入层78的周围及其中央区域配置P型埋入层77，N型埋入层78和P型埋入层77的部分区域重叠。另外，N型埋入层79配置在P型埋入层76、77的周围。
根据该结构，在N型埋入层78的形成区域中，将P型埋入层76的蠕升宽度抑制到1.5～3.5μm左右，形成确保了希望的基极区域宽度的纵型PNP晶体管。通过确保希望的基极区域宽度，能够在维持纵型PNP晶体管的耐压特性的同时，减薄外延层73的膜厚。并且，能实现器件尺寸(厚度方向尺寸)的缩小。
P型扩散层80～82例如通过离子注入法形成在外延层73上。P型扩散层80～82与P型埋入层77连结。如图所示，P型扩散层80的扩散宽度比P型扩散层81、82的扩散宽度更宽，P型扩散层80的杂质浓度比P型扩散层81、82的杂质浓度更高。具体而言，在P型扩散层80的表面附近，其扩散宽度W5(参照图5)是14μm左右，其杂质浓度为5.0×1018～2.0×1020/cm3左右。而在P型扩散层81、82的表面附近，其扩散宽度W7、W10(参照图5)是7μm左右，其杂质浓度为5.0×1017～1.0×1019/cm3左右。另外，P型扩散层80对应于用图5的实线54包围的区域，而P型扩散层81、82对应由图5的实线54、单点划线55～58包围的区域。
N型扩散层83～86形成在外延层73上。N型扩散层85、86用作基极导出区域。通过形成N型扩散层85、86，能够降低接触电阻。而且，N型扩散层83、84对应于由图5的双点划线59、60包围的区域，N型扩散层85、86分别对应于由图5的实线63、64包围的区域。
P型扩散层87、88分别形成在N型扩散层83、84上。另外，P型扩散层87、88分别对应于由图5的实线61、62包围的区域。
N型扩散层89形成在外延层73上。N型扩散层89以包围P型扩散层81、82的方式形成为一环状。N型扩散层89和N型埋入层79相连。即，N型扩散层89以一环状配置在作为集电极区域的P型扩散层81、82的外周，由此能够防止外延层73表面翻转、集电极电流经分离区域向衬底72流动。另外，N型扩散层89对应于由图5的虚线52、53包围的区域。
绝缘层90形成在外延层73上。而且，例如通过使用CHF3或者CF4类的气体实施的干蚀刻而在绝缘层90上形成接触孔91～97。
在接触孔91～97中，选择性地形成铝合金膜，例如Al-Si膜，形成电极98、104、集电极电极101、发射极电极100、102以及基极电极99、103。
在图7中，示出了图5所示D-D线方向的剖视图，对于使用图6说明过的纵型PNP晶体管的构成要素标注相同附图标记，省略其说明。另外，在图7所示的截面结构中，在作为基极导出区域的N型扩散层86与作为集电极区域的P型扩散层82之间具有没有配置作为发射极区域的P型扩散层87、88(参照图6)的区域，这种结构与图6所示的截面结构不同。
接触孔105、106通过使用公知的光刻技术，例如采用CHF3或者CF4类的气体实施的干蚀刻而形成在绝缘层90上。而且，在接触孔105、106中，选择性地形成铝合金膜，例如Al-Si膜，形成与N型扩散层89连接的电极107、108。如图所示，在P型扩散层82上没有形成集电极电极，P型扩散层82主要作为寄生Tr7、8的电流路径。
如使用图3(A)说明的那样，对使用图5至图7说明的纵型PNP晶体管在饱和区域中使用的情况进行说明。
如图6所示，在纵型PNP晶体管的发射极电极100、102上，施加电源电压V1(例如13.0V)。在集电极电极101上，利用电阻R1(例如12kΩ)进行电压调整，从而施加与电源电压V1大致相等的电压(与电源电压V1之间的电位差在0.3V以下的电压(例如12.9V)。并且，在基极电极99、103上，利用可变电压V2施加希望的电压(例如12.3V)，纵型PNP晶体管进行接通动作。在与位于P型扩散层81、82外侧的外延层73连接的电极98、104上，施加电源电压V1。
接着，纵型PNP晶体管进行接通动作，降低施加在基极电极99、103上的电压(12.1V)，增大基极电流，则由N型扩散层89(包含位于P型扩散层81、82外侧的N型外延层73)、P型扩散层81、82以及N型扩散层83～86(包含位于P型扩散层81、82内侧的N型外延层73)构成的寄生Tr5、6进行接通动作。
此时，在由N型埋入层74、P型埋入层76以及N型埋入层78构成的寄生NPN晶体管Tr9(以下称作寄生Tr9)上也被施加与寄生Tr5、6大致相等的电压。但是，由于寄生Tr5、6的基极宽度比寄生Tr9窄，而且基极区域内的杂质浓度也低，所以基极电流降低，从而电流增幅率(hFE)变高。根据这种结构，寄生Tr5、6进行接通动作，配置P型扩散层81、82的外延层73表面附近区域主要作为寄生Tr5、6的电流路径。
如上所述，在纵型PNP晶体管进行接通动作时，能够通过寄生Tr5～8的接通动作，抑制寄生Tr9的驱动。于是，能够抑制电流向寄生Tr9的N型埋入层74流动，抑制N型埋入层74的电位降低。结果，在由衬底72、N型埋入层74以及P型埋入层76构成的寄生PNP晶体管Tr10(以下称作寄生Tr10)中，在作为基极区域的N型埋入层74和作为发射极区域的P型埋入层76的PN接合区域中，不会施加使得该接合区域动作的顺向电压。于是，能够抑制寄生Tr10的接通动作，从而能够防止向衬底72产生泄漏电流。即，能够防止电流从电源线向接地线泄漏，从而防止设定为接地电位的衬底72的电位变动。
另外，在本实施方式中，就作为集电极区域的P型扩散层(由实线54包围的区域)的扩散宽度比作为集电极区域的P型扩散层(由实线54、单点划线55～58包围的区域)宽而且其杂质浓度高的情况进行了说明，但不限于这种情况。例如，也可以是仅设计成作为集电极区域的P型扩散层(由实线54包围的区域)的扩散宽度比作为集电极区域的P型扩散层(由实线54、单点划线55～58包围的区域)宽的结构中，获得防止向上述衬底72产生泄漏电流的情况。或者，也可以是在仅设计成作为集电极区域的P型扩散层(由实线54包围的区域)的杂质浓度比作为集电极区域的P型扩散层(由实线54、单点划线55～58包围的区域)高的结构中获得防止向上述衬底72产生泄漏电流的情况。
另外，在本实施方式中，就对应于作为基极区域的N型扩散层(由双点划线59、60包围的区域)的两条边68、109配置作为集电极区域的P型扩散层(由实线54包围的区域)的情况进行了说明，但并不限于这种情况。例如，也可以是下述情况：作为集电极区域的P型扩散层(由实线54包围的区域)在N型扩散层(由双点划线59、60包围的区域)的边65、67、69、71侧配置到与作为发射极区域的P型扩散层(由实线61、62包围的区域)相对的区域。这种情况下，作为纵型PNP晶体管的集电极区域的P型扩散层(用实线54包围的区域)的形成区域增大，集电极区域中的寄生电阻降低，电流能力提高。除此之外，在不脱离本发明的主旨的范围内，可以进行各种变更。

Claims (11)

1.一种半导体装置，具有半导体层，该半导体层至少形成有一导电型的基极扩散层、与前述基极扩散层重叠而形成的一导电型的基极导出扩散层、与前述基极扩散层重叠而形成的相反导电型的发射极扩散层、以及形成在前述基极扩散层周围的相反导电型的集电极扩散层，该半导体装置的特征在于，
前述集电极扩散层具有相反导电型的第1扩散层、和杂质浓度形成得比前述第1扩散层高的相反导电型的第2扩散层；
前述第1扩散层具有在不经由前述发射极扩散层而与前述基极导出扩散层对置的区域。
2.如权利要求1所述的半导体装置，其特征在于，前述第2扩散层的扩散宽度比前述第1扩散层形成得宽。
3.如权利要求1或2所述的半导体装置，其特征在于，在前述第2扩散层和前述基极导出扩散层之间，配置前述发射极扩散层。
4.如权利要求1或2所述的半导体装置，其特征在于，在前述半导体层上形成有绝缘层，
仅在前述第2扩散层上的绝缘层形成有用于与集电极电极连接的接触孔。
5.如权利要求1或2所述的半导体装置，其特征在于，前述基极扩散层、前述基极导出扩散层以及前述发射极扩散层分别相对于前述第2扩散层对称地配置，
前述基极导出扩散层配置在比前述发射极扩散层更远离前述第2扩散层的区域。
6.如权利要求1或2所述的半导体装置，其特征在于，在前述半导体层形成有形成在前述集电极扩散层周围的一导电型的扩散层、与前述一导电型的扩散层连结的一导电型的埋入扩散层、以及与前述集电极扩散层连结的相反导电型的埋入扩散层，
在前述一导电型的扩散层施加比前述集电极扩散层更高的电位，而且，前述一导电型的埋入扩散层和前述相反导电型的埋入扩散层重叠地形成。
7.一种半导体装置，具有半导体层，该半导体层至少形成有一导电型的基极扩散层、与前述基极扩散层重叠而形成的一导电型的基极导出扩散层、与前述基极扩散层重叠而形成的相反导电型的发射极扩散层、以及形成在前述基极扩散层周围的相反导电型的集电极扩散层，该半导体装置的特征在于，
前述集电极扩散层具有相反导电型的第1扩散层、和扩散宽度形成得比前述第1扩散层宽的相反导电型的第2扩散层；
前述第1扩散层具有在不经由前述发射极扩散层而与前述基极导出扩散层对置的区域。
8.如权利要求7所述的半导体装置，其特征在于，在前述第2扩散层和前述基极导出扩散层之间，配置前述发射极扩散层。
9.如权利要求7所述的半导体装置，其特征在于，在前述半导体层上形成有绝缘层，
仅在前述第2扩散层上的绝缘层形成有用于与集电极电极连接的接触孔。
10.如权利要求7所述的半导体装置，其特征在于，前述基极扩散层、前述基极导出扩散层以及前述发射极扩散层分别相对于前述第2扩散层对称地配置，
前述基极导出扩散层配置在比前述发射极扩散层更远离前述第2扩散层的区域。
11.如权利要求7所述的半导体装置，其特征在于，在前述半导体层形成有形成在前述集电极扩散层周围的一导电型的扩散层、与前述一导电型的扩散层连结的一导电型的埋入扩散层、以及与前述集电极扩散层连结的相反导电型的埋入扩散层，
在前述一导电型的扩散层施加比前述集电极扩散层更高的电位，而且，前述一导电型的埋入扩散层和前述相反导电型的埋入扩散层重叠地形成。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103022112A (zh) * 2011-09-23 2013-04-03 万国半导体股份有限公司 带有多个外延层的横向pnp双极晶体管
CN106449740A (zh) * 2016-08-25 2017-02-22 华东光电集成器件研究所 一种自由集电极纵向pnp管及其制备方法
CN108878505A (zh) * 2017-05-09 2018-11-23 世界先进积体电路股份有限公司 半导体装置及其制造方法

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5595751B2 (ja) * 2009-03-11 2014-09-24 ルネサスエレクトロニクス株式会社 Ｅｓｄ保護素子
US9520486B2 (en) 2009-11-04 2016-12-13 Analog Devices, Inc. Electrostatic protection device
US8432651B2 (en) 2010-06-09 2013-04-30 Analog Devices, Inc. Apparatus and method for electronic systems reliability
US8665571B2 (en) 2011-05-18 2014-03-04 Analog Devices, Inc. Apparatus and method for integrated circuit protection
US10199482B2 (en) 2010-11-29 2019-02-05 Analog Devices, Inc. Apparatus for electrostatic discharge protection
US8466489B2 (en) 2011-02-04 2013-06-18 Analog Devices, Inc. Apparatus and method for transient electrical overstress protection
US8592860B2 (en) 2011-02-11 2013-11-26 Analog Devices, Inc. Apparatus and method for protection of electronic circuits operating under high stress conditions
US8680620B2 (en) 2011-08-04 2014-03-25 Analog Devices, Inc. Bi-directional blocking voltage protection devices and methods of forming the same
US9312335B2 (en) 2011-09-23 2016-04-12 Alpha And Omega Semiconductor Incorporated Lateral PNP bipolar transistor with narrow trench emitter
JP2013073992A (ja) * 2011-09-27 2013-04-22 Semiconductor Components Industries Llc 半導体装置
US8947841B2 (en) 2012-02-13 2015-02-03 Analog Devices, Inc. Protection systems for integrated circuits and methods of forming the same
US8829570B2 (en) 2012-03-09 2014-09-09 Analog Devices, Inc. Switching device for heterojunction integrated circuits and methods of forming the same
US8946822B2 (en) 2012-03-19 2015-02-03 Analog Devices, Inc. Apparatus and method for protection of precision mixed-signal electronic circuits
US8610251B1 (en) * 2012-06-01 2013-12-17 Analog Devices, Inc. Low voltage protection devices for precision transceivers and methods of forming the same
US8796729B2 (en) 2012-11-20 2014-08-05 Analog Devices, Inc. Junction-isolated blocking voltage devices with integrated protection structures and methods of forming the same
US9123540B2 (en) 2013-01-30 2015-09-01 Analog Devices, Inc. Apparatus for high speed signal processing interface
US8860080B2 (en) 2012-12-19 2014-10-14 Analog Devices, Inc. Interface protection device with integrated supply clamp and method of forming the same
US9006781B2 (en) 2012-12-19 2015-04-14 Analog Devices, Inc. Devices for monolithic data conversion interface protection and methods of forming the same
US9275991B2 (en) 2013-02-13 2016-03-01 Analog Devices, Inc. Apparatus for transceiver signal isolation and voltage clamp
US9147677B2 (en) 2013-05-16 2015-09-29 Analog Devices Global Dual-tub junction-isolated voltage clamp devices for protecting low voltage circuitry connected between high voltage interface pins and methods of forming the same
US9171832B2 (en) 2013-05-24 2015-10-27 Analog Devices, Inc. Analog switch with high bipolar blocking voltage in low voltage CMOS process
US9484739B2 (en) 2014-09-25 2016-11-01 Analog Devices Global Overvoltage protection device and method
CN105529361B (zh) * 2014-09-30 2018-12-04 无锡华润矽科微电子有限公司 悬浮集电极pnp集成电路晶体管及其制作方法
US9478608B2 (en) 2014-11-18 2016-10-25 Analog Devices, Inc. Apparatus and methods for transceiver interface overvoltage clamping
US10068894B2 (en) 2015-01-12 2018-09-04 Analog Devices, Inc. Low leakage bidirectional clamps and methods of forming the same
US10181719B2 (en) 2015-03-16 2019-01-15 Analog Devices Global Overvoltage blocking protection device
US9673187B2 (en) 2015-04-07 2017-06-06 Analog Devices, Inc. High speed interface protection apparatus
US9831233B2 (en) 2016-04-29 2017-11-28 Analog Devices Global Apparatuses for communication systems transceiver interfaces
US10734806B2 (en) 2016-07-21 2020-08-04 Analog Devices, Inc. High voltage clamps with transient activation and activation release control
US10249609B2 (en) 2017-08-10 2019-04-02 Analog Devices, Inc. Apparatuses for communication systems transceiver interfaces
TWI665802B (zh) * 2018-08-08 2019-07-11 立錡科技股份有限公司 高壓元件及其製造方法
US10700056B2 (en) 2018-09-07 2020-06-30 Analog Devices, Inc. Apparatus for automotive and communication systems transceiver interfaces
US11387648B2 (en) 2019-01-10 2022-07-12 Analog Devices International Unlimited Company Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3133524B2 (ja) 1992-11-26 2001-02-13 三洋電機株式会社 縦型ｐｎｐトランジスタ
JP4065104B2 (ja) * 2000-12-25 2008-03-19 三洋電機株式会社 半導体集積回路装置およびその製造方法
JP4460272B2 (ja) 2002-12-11 2010-05-12 シャープ株式会社 パワートランジスタおよびそれを用いた半導体集積回路
US20060043528A1 (en) * 2004-09-01 2006-03-02 Chong Ren Lateral PNP transistor and the method of manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103022112A (zh) * 2011-09-23 2013-04-03 万国半导体股份有限公司 带有多个外延层的横向pnp双极晶体管
CN106449740A (zh) * 2016-08-25 2017-02-22 华东光电集成器件研究所 一种自由集电极纵向pnp管及其制备方法
CN108878505A (zh) * 2017-05-09 2018-11-23 世界先进积体电路股份有限公司 半导体装置及其制造方法
CN108878505B (zh) * 2017-05-09 2021-05-25 世界先进积体电路股份有限公司 半导体装置及其制造方法

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US20090206376A1 (en) 2009-08-20
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JP2009194301A (ja) 2009-08-27

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