KR20050015889A - 문턱전압 산포가 개선된 비휘발성 메모리 소자의 제조방법 - Google Patents

문턱전압 산포가 개선된 비휘발성 메모리 소자의 제조방법

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KR20050015889A
KR20050015889A KR1020030056434A KR20030056434A KR20050015889A KR 20050015889 A KR20050015889 A KR 20050015889A KR 1020030056434 A KR1020030056434 A KR 1020030056434A KR 20030056434 A KR20030056434 A KR 20030056434A KR 20050015889 A KR20050015889 A KR 20050015889A
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이재동
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유영섭
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삼성전자주식회사
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Abstract

소자분리막의 상면 가장자리가 얇아지는 문제를 해결하여, 비휘발성 메모리 소자의 문턱전압 산포를 개선하기 위한 것이다. 본 발명에서는 소자분리막 형성 후 터널 산화막 형성시 기존 방식인 건식 산화나 습식 산화 대신 래디컬 산화(radical oxidation)를 적용한다.

Description

문턱전압 산포가 개선된 비휘발성 메모리 소자의 제조방법{Method for fabricating non-volatile memory device with improved threshold voltage uniformity}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 비휘발성 메모리 소자(non-volatile memory device)의 제조방법에 관한 것이다.
비휘발성 메모리 소자는 전원이 공급되지 않아도 저장된 데이터가 지워지지 않는 소자로서, 신뢰성(endurance 및 bake retention)을 개선시키기 위해 다양한 기술들이 적용되고 있다.
예를 들어, 비휘발성 메모리 소자의 일종인 플래시(flash) 메모리 소자의 경우, 종래에는 셀간의 소자분리를 위한 소자분리막으로 STI(shallow trench isolation)를 먼저 형성한 후, 후속 공정에서 터널 산화막(tunnel oxide)/플로팅 게이트(floating gate)/유전막/컨트롤 게이트(control gate)를 형성하였다. 그런데 STI를 먼저 형성하게 되면 후속 공정의 식각 단계에서 STI 상단부 가장자리의 산화막이 식각되기 때문에, 터널 산화막 가장자리에 급격한 굴곡이 형성되어 터널 산화막의 신뢰성을 열화시키는 문제가 있다.
이를 해결하기 위해, SA STI(self align STI) 방법이 제안되었는데, 이것은 터널 산화막/플로팅 게이트를 제조 공정 초기에 형성하고, 플로팅 게이트 식각에 사용되었던 마스크 패턴을 사용하여 자기정렬적으로 트렌치를 형성한 후, 트렌치 안에 절연물질을 채워 STI를 형성하고, 유전막/컨트롤 게이트를 형성하는 순서로 진행된다. 이 방법에 의하면 플로팅 게이트를 식각한 다음에 STI를 형성하므로 STI 상단부 가장자리의 산화막 식각으로 인해 발생하는 터널 산화막 신뢰성 열화문제를 개선할 수 있다.
그러나, 트렌치 식각시 발생된 데미지(damage)를 큐어링(curing)하기 위해서 트렌치 형성 후 건식 산화나 습식 산화 방법에 의해 트렌치 측벽에 측벽 산화막을 성장시킬 때에, 플로팅 게이트 측벽에도 산화막이 성장되며 터널 산화막과 플로팅 게이트 계면, 그리고 플로팅 게이트와 마스크 패턴의 계면을 따라 산화가스가 확산되어 버즈빅(bird's beak) 현상이 발생된다. 이 때문에 트렌치와 인접한 플로팅 게이트 양측 가장자리는 터널 산화막의 두께가 불규칙하게 두꺼워져 플래시 메모리 소자의 전기적 특성이 불안정하게 되고 누설전류가 커지는 문제가 있다. 그리고, 플로팅 게이트와 마스크 패턴의 계면에 형성된 버즈빅은 완전히 제거되지 않기 때문에 후속 공정에서 식각 마스크로 작용하게 됨에 따라 하부의 폴리실리콘이 제거되지 않고 라인 형태로 남아 도전성 잔류물, 흔히 말하는 스트링거(stringer) 를 발생시킨다. 이로 인해 게이트간 브릿지를 유발하여 소자의 불량을 유발한다.
이 때, 기존의 SA STI 대신 HR STI(high voltage recessed STI)(예를 들어, "Highly manufacturable 1Gb NAND flash using 0.12㎛ process technology", 2001 IEDM, pp.25-28 참조) 공정을 적용하면 폴리실리콘 스트링거가 개선되고 유효 채널 너비(effective channel width)가 확보되어 소자의 신뢰성이 개선되는 효과가 있다.
그러나 HR STI에 의할 경우, 신뢰성 개선에도 불구하고 셀 균일도(다시 말해, 셀 문턱전압 Vth 산포)가 불량해지는 문제가 발생하며, 프로그램 Vth가 증가함에 따른 오버 프로그램(over program)에 의한 문제도 있다. 특히 MLC(multi level cell) 제품의 경우 셀 균일도 불량은 제품수율 저하를 유발하기 때문에 매우 중요하게 컨트롤되어야 한다.
기존의 HR STI를 이용한 플래시 메모리 소자의 제조방법에서는 측벽 산화막 및 터널 산화막을 성장시킬 때 건식 산화나 습식 산화 방법에 의하고 있다. 이들 산화 방법의 경우 실리콘 결정 방향에 따른 성장 특성이 다른데, STI 최상면과 측면 부위의 실리콘 결정 방향이 다르기 때문에, 그 경계 부위인 STI 가장자리 부위가 얇아진다. Vth가 증가하거나 셀 균일도가 불량해지는 원인은 이렇게 STI 가장자리 부위가 얇아짐에 기인하는 것으로 파악된다.
본 발명이 이루고자 하는 기술적 과제는 STI 가장자리가 얇아지는 문제를 개선하여 문턱전압 산포가 개선된 비휘발성 메모리 소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 소자의 제조방법에서는, HR STI 방식으로 소자분리막을 형성한 다음 터널 산화막을 형성하게 되는데, 이 때 기존의 건식 산화나 습식 산화 대신에 래디컬 산화(radical oxidation)를 이용한다.
본 발명의 일 실시예에 따르면, 실리콘 기판을 셀 및 저전압 영역과 리세스된 고전압 영역으로 정의한 후, 상기 리세스된 고전압 영역의 기판을 산화시켜 고내압 산화막을 형성한다. 상기 셀 및 저전압 영역의 상기 실리콘 기판과 상기 리세스된 고전압 영역의 상기 고내압 산화막 일부와 그 하부 상기 실리콘 기판을 식각하여 상기 셀 및 저전압 영역과 리세스된 고전압 영역에 소자분리용 트렌치를 각각 형성한다. 상기 트렌치에 갭 필 산화막을 채워 소자분리막을 형성한 다음, 상기 소자분리막을 포함한 상기 실리콘 기판 상에 래디컬 산화 방법으로 터널 산화막을 형성한다. 그리고 나서, 상기 터널 산화막 위에 플로팅 게이트, 유전막 및 컨트롤 게이트를 형성한다.
래디컬 산화는 기판으로 사용되는 실리콘의 결정 방향에 관계없이 산화 특성이 우수하다. 따라서, 래디컬 산화 방법으로 터널 산화막을 형성하면 실리콘 결정 방향 차이로 인해 소자분리막(STI) 가장자리 부위가 얇아지는 문제를 개선할 수 있다. 따라서, 비휘발성 메모리 소자의 문턱전압 산포가 개선된다.
기타 실시예의 구체적 사항들은 상세한 설명 및 도면들에 포함되어 있다. 이하 첨부한 도면을 참조하여 본 발명에 따른 실시예를 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
도 1 내지 도 13은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 공정 단계별로 순차적으로 도시한 단면도들이다.
먼저 도 1 내지 도 8을 참조하여 설명하는 바와 같이 HR STI를 형성하기 위한 단계를 진행한다.
도 1을 참조하여, 실리콘 기판(10) 위에 패드 산화막(15), 패드 질화막(20) 및 희생 산화막(25)을 순차 적층한다. 패드 산화막(15), 패드 질화막(20) 및 희생 산화막(25)은 각각 50Å 내지 300Å 정도의 두께로 형성할 수 있다.
사진 식각 공정을 거쳐 실리콘 기판(10) 상에 셀 및 저전압 영역과 리세스된 고전압 영역을 정의한 후, 도 2를 참조하여 리세스된 고전압 영역 부분의 희생 산화막(25), 패드 질화막(20) 및 패드 산화막(15)을 제거하여 실리콘 기판(10)을 노출시킨다. 패드 산화막(25)을 식각하는 동안 패드 질화막(20)을 덮고 있던 희생 산화막(25)은 전부 식각된다. 이렇게 하여, 셀 및 저전압 영역에만 패드 질화막 패턴(20a)과 패드 산화막 패턴(15a)이 남겨진다.
그런 다음 도 3을 참조하여, 노출된 실리콘 기판(10) 부분을 산화시킴으로써 리세스된 고전압 영역에 고내압 산화막(30)을 성장시킨다. 고내압 산화막(30)은 약 45nm 두께로 성장시킬 수 있다. 그러면 실리콘 기판(10) 상면에 대해 20nm 정도 리세스된 위치에서 실리콘 기판(10)과의 계면을 이루게 된다.
도 4를 참조하여, 고내압 산화막(30)을 리세스된 고전압 영역에만 형성하기 위해 사용된 패드 질화막 패턴(20a)을 제거한다. 그런 다음, 활성영역과 소자분리영역을 정의하기 위해서 마스크 질화막(35)과 마스크 산화막(MTO : middle temperature oxide)(40)을 차례로 증착한다. 그 위에 SiON과 같은 ARL(anti reflection layer)(45)를 형성한다. 마스크 질화막(35), 마스크 산화막(40) 및 ARL(45)의 총 두께는 1000Å 내지 3000Å 정도가 될 수 있다.
도 5에 도시한 대로 활성영역과 소자분리영역을 형성하기 위한 사진 식각 공정을 진행하여 ARL(45), 마스크 산화막(40), 마스크 질화막(35)과 패드 산화막 패턴(15a)을 식각하여, ARL 패턴(45a), 마스크 산화막 패턴(40a), 마스크 질화막 패턴(35a)과 패드 산화막 패턴(15b)을 형성한다. 이 과정에서 고내압 산화막(30)의 상부가 식각되어 그 두께가 35nm 정도로 작아질 수도 있다.
도 6은 도 5의 단계에서 형성한 ARL 패턴(45a), 마스크 산화막 패턴(40a), 마스크 질화막 패턴(35a)과 패드 산화막 패턴(15b)을 식각마스크로 하여 실리콘 기판(10)을 식각하여 트렌치(50, 55)를 형성한 상태를 도시한다. 셀 및 저전압 영역에 형성되는 트렌치(50)는 실리콘 기판(10)을 식각하여 형성한 것으로, 고내압 산화막(30) 일부와 그 하부의 실리콘 기판(10)을 식각하여 형성하여 고전압 영역에 형성되는 트렌치(55)보다 그 하단이 낮게 형성된다. 트렌치(55) 형성으로 인하여 식각된 고내압 산화막(30)은 "30a"로 가리킨다. 트렌치(50, 55)의 깊이는 약 2500-3000Å 정도로 할 수 있다.
이후, 트렌치(50, 55) 형성시 발생한 데미지(damage)를 큐어링(curing)하기 위해 측벽 산화 공정을 진행할 수 있다. 이 공정에서 20Å 내지 200Å 정도의 두께로 측벽 산화막(미도시)을 형성하는 것이 바람직하다. 측벽 산화막을 형성할 때에는 건식 산화, 습식 산화에 의하여도 되지만, 다음에 후술하는 것과 같은 이유로 래디컬 산화에 의하는 것이 좋다.
다음, 소자분리막 형성을 위해 갭 필 산화막(60)을 형성한다. 갭 필 산화막(60)으로는 고밀도 플라즈마(High Density Plasma : HDP) 산화막 또는 USG막(Undoped Silica Glass) 등을 사용할 수 있다. 그리고, 단차를 개선하기 위해 STI CMP(Chemical Mechanical Polishing) 공정을 진행하여 평탄화한다.
도 7은 마스크 질화막 패턴(35a)을 CMP 스톱퍼로 사용한 경우의 평탄화 모습을 도시한 것이다. 여기서, 측벽 산화막과 갭 필 산화막(60) 사이에 라이너(미도시)를 형성하는 단계를 더 포함할 수도 있으며, 라이너는 실리콘 질화막으로 형성할 수 있다. 라이너는 트렌치(50, 55)에 매립된 갭 필 산화막(60)의 스트레스를 흡수하고, 실리콘 전위 발생을 억제하고, 결과적으로 누설전류의 원인을 제거하는 역할을 할 수 있다. 이와 같은 라이너의 두께는 20Å 내지 200Å 정도로 형성할 수 있다.
이제 도 8을 참조하여 활성영역 부위의 마스크 질화막 패턴(35a)과 패드 산화막 패턴(15b)을 습식 스트립(wet strip)으로 제거한다. 각각 인산(H3PO4)과 불산(HF) 희석액을 이용할 수 있다. 패드 산화막 패턴(15b)을 제거하는 동안에 도 7의 갭 필 산화막(60) 상단 모서리도 식각이 되어 최종적으로는 도 8에서와 같은 모양을 가진 STI(60a)가 형성된다.
다음으로는 도 9 내지 도 13을 참조하여, 비휘발성 메모리 소자의 터널 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트를 형성한다.
먼저 도 9를 참조하여 실리콘 기판(10) 상에 터널 산화막(70)을 형성한다. 여기서, 터널 산화막(70)의 형성은 래디컬 산화(65)에 의한다. 이를 위해, 산소(O2) 및 수소(H2)를 800℃ 이상의 고온, 예컨대 800-1200℃ 범위의 온도 및 20 torr 이하의 저압에서 반응시킨다. 이 때, O2에 대한 H2의 유량비는 4-33%로 공급하는 것이 바람직하다. 유량비를 4%보다 작게 하면 산화막의 증착 속도가 너무 느려서 곤란하고, 33%보다 크게 하면 산화막의 증착 속도가 너무 빨라 산화막의 두께가 너무 커져서 곤란하다. 따라서, 유량비를 4-33%로 하는 것이 산화막의 두께를 용이하게 조절할 수 있어서 바람직하다. O2와 H2를 고온 및 저압에서 반응시키면 H2, O2, H*, O*, OH*, H2O 등이 만들어지며, H*, O*, OH* 등의 래디컬이 생성된다. 이와 같이 래디컬을 이용한 산화 특성은 실리콘 기판(10)의 결정 방향에 관계없이 산화가 잘 된다. 따라서, 종래와 달리 터널 산화막을 형성하는 동안 STI 가장자리가 얇아지는 문제가 없다. 한편, 래디컬 산화를 수행하기 위해서는, 매엽식(single wafer type) 설비 또는 배치 타입(batch type) 설비를 이용할 수 있다. 또한, 앞의 도 6을 참조하여 설명한 측벽 산화막을 형성하는 단계에 있어서도 여기에 제시하는 것과 같은 래디컬 산화를 이용하는 것이 보다 바람직한 결과를 가져온다. 래디컬 산화는 실리콘 결정 방향에 관계없는 성장 특성을 보이기 때문에, 래디컬 산화 방법으로 측벽 산화막을 형성하면 STI(60a)의 모서리를 둥글어지게 하는 데 도움이 된다. 여기서, 측벽 산화막의 두께는 터널 산화막(70) 두께의 70% 미만으로 형성하는 것이 좋다.
다음으로, 도 10을 참조하여 플로팅 게이트용 폴리실리콘(75)을 증착한다. 폴리실리콘(75)을 증착하는 단계는 LPCVD법에 의할 수 있다. 여기서 폴리실리콘(75)은 불순물이 도핑되지 않은 상태로 증착한 후, 비소(As) 또는 인(P)을 이온주입으로 도핑시켜 도전성을 갖도록 할 수도 있고, 증착시 인-시츄(in-situ)로 불순물을 도핑하여 도프트 폴리실리콘 상태로 증착할 수도 있다. 도 11을 참조하여 이를 셀마다 패터닝하여 플로팅 게이트(75a)를 형성한다. 플로팅 게이트(75a)의 두께는 약 1000Å 정도가 되게 할 수 있다. 그리고, 플로팅 게이트(75a)의 모양은 측벽이 경사진 것이거나 반듯한 것일 수 있다.
도 12를 참조하여 플로팅 게이트(75a) 위에 ONO(oxide-nitride-oxide)막과 같은 유전막(80)을 형성한다. 유전막(80)은 약 165Å 정도 두께로 형성할 수 있다. ONO막의 경우에는, 45Å/60Å/60Å 두께로 형성할 수 있다. 유전막(80)으로는 일반적으로 누설전류 특성이 좋은 산화막과 유전율이 산화막(3.9)에 비해 7.0으로 높은 질화막을 조합하여 만든다. 대신에 Ta2O5, PLZT, PZT 또는 BST 등의 고유전막을 형성할 수도 있다. 다음, 유전막(80) 위에 데이터의 프로그램 및 소거시 실리콘 기판(10)의 전자를 플로팅 게이트(75a)로 이동시키거나 플로팅 게이트(75a) 내의 전자를 실리콘 기판(10)으로 이동시키기 위해 전압을 인가해주는 컨트롤 게이트용 도전층(85)을 형성한다.
컨트롤 게이트용 도전층(85)은 폴리실리콘을 증착하여 형성하는 것이 바람직하다. 이 때, 유전막(80)의 열화를 방지하기 위해 언도프트 폴리실리콘을 증착한 후, POCl3이나 이온주입 도핑으로 As 또는 P와 같은 불순물을 주입하여 도프트 폴리실리콘으로 만들어주는 공정을 진행한다. 또한 컨트롤 게이트의 저항을 더 낮추기 위해 CoSiX, WSiX나 TiSiX 등의 실리사이드(silicide) 공정을 조합하여 같이 사용할 수 있다. 예를 들어, 폴리실리콘 위에 Co, W, Ti 등의 금속막을 형성한 후 RTA(Rapid Thermal Annealing)와 같은 열처리를 수행하여 반응시킨다. 또는, W 등의 금속을 사용할 수 있다. WSiX의 경우에는 직접 증착하는 것도 용이한데, 이 때의 소스 가스로는 SiH2Cl2나 SiH4와 WF6를 이용한다. 컨트롤 게이트용 도전층(85)은 약 2000Å 정도 두께로 형성할 수 있다.
마지막으로 도 13에서와 같이 컨트롤 게이트용 도전층(85)과 유전막(80), 불필요한 부분의 플로팅 게이트까지 패터닝하여 셀 영역에는 유전막(80a)과 컨트롤 게이트(85a)를 형성하고, 저전압 영역에는 제1 게이트(75b), 유전막(80b) 및 제2 게이트(85b)를 형성하고, 고전압 영역에서는 STI(60a)와 고내압 산화막(30a)이 드러나게 한다.
본 발명에서는 Vth 산포를 개선시키기 위해서 비휘발성 메모리 소자의 터널 산화막 형성시 래디컬 산화 방법을 이용한다. 본 발명에 따라 제조한 비휘발성 메모리 소자에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다. 또한, 다음 실험예들이 본 발명을 제한하려는 것은 아니다.
도 14는 종래 건식 산화 방법으로 850℃에서 70Å 두께의 터널 산화막을 형성한 경우의 STI를 촬영한 TEM 사진이다. 도 14에서 어둡게 나타난 STI의 상단 모서리 부분을 보면 매우 각이 진 형상이다. 그리고, STI 상단의 산화막 두께를 보면, 가장자리의 두께는 58Å인데 중심 부분의 두께는 71Å이다. 따라서, 가장자리의 산화막 두께는 중심 부분 두께의 82%에 지나지 않을 정도로 얇아져 있다.
도 15는 본 발명의 실시예에 따른 래디컬 산화 방법으로 850℃에서 70Å 두께의 터널 산화막을 형성한 경우의 STI를 촬영한 TEM 사진이다. 도 15에서 STI의 상단 모서리 부분을 보면 도 14의 STI보다 둥글어져 있다. 그리고, STI 상단의 산화막 두께를 보면, 가장자리의 두께는 61Å인데 중심 부분의 두께는 63Å이다. 따라서, 가장자리의 산화막 두께는 중심 부분 두께의 96%에 달하여, 도 14의 경우보다는 가장자리 산화막 두께가 덜 얇아진 것을 확인할 수 있다. STI 가장자리 얇아짐을 개선한 효과는 기존의 건식 산화 방식보다 10% 이상 개선되었다.
도 16은 종래 건식 산화 방법으로 터널 산화막을 형성한 비휘발성 메모리 소자(-◆-)와 본 발명의 실시예에 따라 래디컬 산화 방법으로 터널 산화막을 형성한 비휘발성 메모리 소자(-▲-)의 문턱전압 산포, 즉 셀 균일도를 비교한 그래프이다. 종래 비휘발성 메모리 소자의 경우, 문턱전압 Vth의 산포가 2.9volt이지만, 본 발명에 따른 비휘발성 메모리 소자의 경우, Vth의 산포가 2.5volt로서 Vth 산포가 0.4volt 이상 개선되는 결과를 얻었다. 따라서, 본 발명에 따라 래디컬 산화 방법으로 터널 산화막을 형성하는 경우에 Vth 산포가 크게 개선됨을 알 수 있다.
도 17은 종래 건식 산화 방법으로 터널 산화막을 형성한 비휘발성 메모리 소자(-●-)와 본 발명의 실시예에 따라 래디컬 산화 방법으로 터널 산화막을 형성한 비휘발성 메모리 소자(-■-)의 신뢰성을 비교한 그래프이다. 도 17은 각 비휘발성 메모리 소자의 Qbd값을 측정한 그래프(graph of charge-to-breakdown measurements)로서, 가로축은 Qbd값이고 세로축은 와이불(Weibull)값이다. 즉, 세로축은 누적된 파괴(cumulative failure)로 보면 된다. 전류 밀도(J)는 1.0 A/㎠이고, MOS 면적(A)은 80*80㎛2이다. 각 비휘발성 메모리 소자에서 터널 산화막의 두께는 71Å으로 동일하였다. 도 17로부터 볼 수 있는 바와 같이, 본 발명에 따른 비휘발성 메모리 소자의 경우에 Qbd값이 3배 이상 더 크고 신뢰성이 향상되었다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
본 발명에서는 터널 산화막을 형성할 때 산소(O2) 및 수소(H2)를 이용한 래디컬 산화 방법을 이용한다. 이를 통해 소자분리막의 모서리를 둥글게 만들 수 있고, 소자분리막 가장자리가 얇아지는 문제를 개선할 수 있다. 래디컬 산화는 실리콘의 결정 방향과 관계없이 산화 특성이 우수하다. 따라서, 래디컬 산화 방법으로 터널 산화막을 형성하면 종래 실리콘 결정 방향에 의존하던 산화 특성 때문에 소자분리막 가장자리가 얇아지던 문제를 해결할 수 있다. 따라서, 본 발명을 이용하면 문턱전압 산포가 개선되어 셀 균일도가 우수한 비휘발성 메모리 소자를 제조할 수 있다.
도 1 내지 도 13은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 공정 단계별로 순차적으로 도시한 단면도들이다.
도 14는 종래 건식 산화 방법으로 터널 산화막을 형성한 경우의 소자분리막 부분을 촬영한 TEM 사진이다.
도 15는 본 발명의 실시예에 따른 래디컬 산화 방법으로 터널 산화막을 형성한 경우의 소자분리막 부분을 촬영한 TEM 사진이다.
도 16은 종래 건식 산화 방법으로 터널 산화막을 형성한 비휘발성 메모리 소자와 본 발명의 실시예에 따라 래디컬 산화 방법으로 터널 산화막을 형성한 비휘발성 메모리 소자의 문턱전압 산포를 비교한 그래프이다.
도 17은 종래 건식 산화 방법으로 터널 산화막을 형성한 비휘발성 메모리 소자와 본 발명의 실시예에 따라 래디컬 산화 방법으로 터널 산화막을 형성한 비휘발성 메모리 소자의 신뢰성을 비교한 그래프이다.

Claims (14)

  1. 실리콘 기판을 셀 및 저전압 영역과 리세스된 고전압 영역으로 정의한 후, 상기 리세스된 고전압 영역의 기판을 산화시켜 고내압 산화막을 형성하는 단계;
    상기 셀 및 저전압 영역의 상기 실리콘 기판과 상기 리세스된 고전압 영역의 상기 고내압 산화막 일부와 그 하부 상기 실리콘 기판을 식각하여 상기 셀 및 저전압 영역과 리세스된 고전압 영역에 소자분리용 트렌치를 각각 형성하는 단계;
    상기 트렌치에 갭 필 산화막을 채워 소자분리막을 형성하는 단계;
    상기 소자분리막을 포함한 상기 실리콘 기판 상에 래디컬 산화 방법으로 터널 산화막을 형성하는 단계; 및
    상기 터널 산화막 위에 플로팅 게이트, 유전막 및 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  2. 제1항에 있어서, 상기 터널 산화막은 산소(O2) 및 수소(H2)를 800-1200℃ 범위의 온도 및 20 torr 이하의 압력에서 반응시켜 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  3. 제2항에 있어서, 상기 산소(O2)에 대한 수소(H2)의 유량비는 4-33%로 공급하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  4. 제1항에 있어서, 상기 터널 산화막을 형성하는 단계는 매엽식(single wafer type) 설비 또는 배치 타입(batch type) 설비에서 진행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  5. 제1항에 있어서, 상기 컨트롤 게이트를 형성하는 단계는
    언도프트 폴리실리콘을 증착하는 단계;
    상기 언도프트 폴리실리콘을 도핑하여 도프트 폴리실리콘을 형성하는 단계; 및
    상기 도프트 폴리실리콘 위에 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  6. 제5항에 있어서, 상기 도프트 폴리실리콘을 형성하는 단계는 POCl3 도핑 또는 이온주입 도핑(implant doping) 법으로 불순물을 주입하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  7. 제5항에 있어서, 상기 실리사이드는 코발트, 텅스텐 또는 티타늄 실리사이드를 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  8. 제1항에 있어서, 상기 컨트롤 게이트는 금속층으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  9. 제1항에 있어서, 상기 트렌치를 형성하는 단계 이후, 상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  10. 제8항에 있어서, 측벽 산화막을 형성하는 단계는 래디컬 산화 방법에 의하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  11. 제10항에 있어서, 상기 측벽 산화막은 산소(O2) 및 수소(H2)를 800-1200℃ 범위의 온도 및 20 torr 이하의 압력에서 반응시켜 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  12. 제11항에 있어서, 상기 산소(O2)에 대한 수소(H2)의 유량비는 4-33%로 공급하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  13. 제9항에 있어서, 상기 측벽 산화막의 두께는 상기 터널 산화막 두께의 70% 미만으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  14. 제10항에 있어서, 상기 측벽 산화막을 형성하는 단계는 매엽식(single wafer type) 설비 또는 배치 타입(batch type) 설비에서 진행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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KR100745399B1 (ko) * 2006-07-14 2007-08-02 삼성전자주식회사 라디칼 산화 공정을 이용한 반도체 장치의 제조 방법
US8004898B2 (en) 2008-01-16 2011-08-23 Samsung Electronics Co., Ltd. Nonvolatile memory device, program method thereof, and memory system including the same
US8482094B2 (en) 2010-04-21 2013-07-09 Magnachip Semiconductor, Ltd. Semiconductor device and method for fabricating the same

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