CN112509981A - 半导体器件及其制造方法 - Google Patents

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Abstract

本申请公开了一种半导体器件及其制造方法。该制造方法包括在衬底的第一阱区上形成第一栅叠层；在衬底的第二阱区上形成第二栅叠层；采用光刻胶掩膜遮挡第二阱区并以第一栅叠层作为硬掩膜，在第一阱区中形成第二掺杂类型的第一源区和第一漏区；以及去除光刻胶掩膜，进行普注以在第二阱区中形成第一掺杂类型的第二源区和第二漏区，在形成第二源区和第二漏区的步骤中，第一源区和第一漏区的第二掺杂类型的掺杂剂复合第一掺杂类型的掺杂剂，第一源区和第一漏区的等效掺杂剂维持为第二掺杂类型。该制造方法在形成第二源区和第二漏区时可以省去附加的掩膜和光刻步骤，不影响半导体器件的性能并且可以降低制造成本。

Description

半导体器件及其制造方法
技术领域
本申请涉及半导体技术领域，更具体地，涉及一种半导体器件及其制造方法。
背景技术
CMOS晶体管作为集成电路技术领域常用的半导体器件之一，其自身的器件特性对集成电路的性能有很大影响。
现有技术在制作CMOS晶体管过程中，在形成不同掺杂类型的至少两个源/漏区、形成源/漏区接触时，均需要采用附加的掩膜和光刻步骤以形成上述结构，进而保证晶体管器件的性能。
目前，制作CMOS晶体管需要使用的掩膜数量和光刻步骤较多，导致制造成本过高。
发明内容
有鉴于此，本申请针对现有技术中所存在的上述问题提供了一种半导体器件及其制造方法。
根据本发明的一方面，提供一种半导体器件制造方法，包括：在衬底的第一阱区上形成第一栅叠层，所述第一阱区为第一掺杂类型；在衬底的第二阱区上形成第二栅叠层，所述第二阱区为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型相反；采用光刻胶掩膜遮挡所述第二阱区，以及采用所述第一栅叠层作为硬掩膜，在所述第一阱区中形成第二掺杂类型的第一源区和第一漏区；以及去除所述光刻胶掩膜，进行普注以在所述第二阱区中形成第一掺杂类型的第二源区和第二漏区，其中，在形成所述第二源区和第二漏区的步骤中，所述第一源区和第一漏区的所述第二掺杂类型的掺杂剂复合所述第一掺杂类型的掺杂剂且所述第一源区和第一漏区的等效掺杂剂维持为第二掺杂类型。
优选地，形成所述第一源区和第一漏区的所述第二掺杂类型的掺杂剂的掺杂剂量比形成所述第二源区和第二漏区的所述第一掺杂类型的掺杂剂的掺杂剂量高，以使得所述第一源区和第一漏区形成欧姆接触。
优选地，在形成所述第一源区和第一漏区和所述第二源区和第二漏区之后，还包括：在所述第一栅叠层和所述第二栅叠层上形成层间介质层；形成贯穿所述层间介质层并至少分别到达所述第一源区和第一漏区和所述第二源区和第二漏区的多个通道孔；以及采用导电材料填充所述多个通道孔以形成多个导电通道。
优选地，在形成导电通道之后，所述第一源区和第一漏区中由所述通道孔暴露并与所述导电通道接触的部分作为第一源欧姆接触区和第一漏欧姆接触区。
优选地，在形成所述通道孔和所述导电通道的步骤之间，还包括：采用所述多个通道孔作为注入通道，注入第一掺杂类型的掺杂剂，在所述第二阱区中形成第二源欧姆接触区和第二漏欧姆接触区，所述第一源区和第一漏区的所述第二掺杂类型的掺杂剂复合所述第一掺杂类型的掺杂剂，且所述第一源区和第一漏区经由所述通道孔暴露的作为第一源欧姆接触区和第一漏欧姆接触区的一部分区域的等效掺杂剂维持为第二掺杂类型。
优选地，所述第一栅叠层和所述第二栅叠层分别包括栅极导体和栅介质，所述栅介质位于所述栅极导体和所述衬底之间，所述栅极导体为多晶硅层，所述半导体器件中的栅极导体的等效掺杂剂为第一掺杂类型或者第二掺杂类型。
优选地，在形成所述第一栅叠层、第二栅叠层的过程中，所述栅极导体为第二掺杂类型的多晶硅；在形成所述第二源区、第二漏区的过程中，所述栅极导体中的第二掺杂类型的掺杂剂复合所述第一掺杂类型的掺杂剂；所述多个通道孔包括贯穿所述层间介质层到达所述栅极导体的至少一个通道孔，在形成所述第二源欧姆接触区和第二漏欧姆接触区的步骤中，所述栅极导体的所述第二掺杂类型的掺杂剂复合所述第一掺杂类型的掺杂剂，且所述栅极导体的等效掺杂剂维持为第二掺杂类型。
优选地，其中，在形成所述第一栅叠层、第二栅叠层的过程中，所述栅极导体为第一掺杂类型的多晶硅，在形成所述第一源区、第一漏区的过程中，至少所述第一栅叠层中的栅极导体中的第一掺杂类型的掺杂剂复合第二掺杂类型的掺杂剂；在形成所述第二源区、第二漏区的过程中，所述第一掺杂类型的掺杂剂注入至所述栅极导体中；所述多个通道孔包括贯穿所述层间介质层到达所述栅极导体的至少一个通道孔，在形成所述第二源欧姆接触区和第二漏欧姆接触区的步骤中，所述第一掺杂类型的掺杂剂注入所述栅极导体，所述栅极导体的等效掺杂剂维持为第一掺杂类型。
优选地，在形成所述第一栅叠层和所述第二栅叠层的步骤之前，还包括：在所述衬底的第一区域和第二区域分别形成所述第一阱区和所述第二阱区，所述第一阱区和所述第二阱区彼此相邻；在所述第一阱区和所述第二阱区之间形成从所述衬底表面向下延伸的隔离结构，所述隔离结构在形成所述第一源区和第一漏区和所述第二源区和第二漏区的步骤中作为所述硬掩膜的一部分。
优选地，在形成所述第一阱区、第二阱区的过程中包括：采用第三光刻胶掩膜遮挡，以在所述衬底的第二区域形成第二掺杂类型的所述第二阱区；去除所述第三光刻胶掩膜，采用第一光刻胶掩膜，在所述衬底上的第一区域、第二区域中形成有源区；去除所述第一光刻胶掩膜，采用第二光刻胶掩膜遮挡所述衬底中的所述第二阱区，在所述衬底第一区域中形成第一掺杂类型的第一阱区；采用所述第二光刻胶掩膜遮挡，并采用所述有源区作为硬掩膜，在所述第一阱区的部分表面形成第一掺杂类型的补偿区，之后去除所述第二光刻胶掩膜，其中，在形成所述隔离结构的过程中，将所述有源区作为硬掩膜的一部分，之后去除所述有源区。
优选地，在形成所述第一阱区、第二阱区的过程中包括：采用第一光刻胶掩膜，在所述衬底上的第一区域、第二区域中形成有源区；去除所述第一光刻胶掩膜，采用第三光刻胶掩膜遮挡，以在所述衬底的第二区域形成第二掺杂类型的所述第二阱区；采用第二光刻胶掩膜遮挡所述衬底中的第二阱区，在所述衬底第一区域中形成第一掺杂类型的第一阱区；采用所述第二光刻胶掩膜遮挡，并采用所述有源区作为硬掩膜，在所述第一阱区的部分表面形成第一掺杂类型的补偿区，之后去除所述第二光刻胶掩膜，其中，在形成所述隔离结构的过程中，将所述有源区作为硬掩膜的一部分，之后去除所述有源区。
优选地，形成所述第一掺杂类型的第一阱区的所述第一掺杂类型的掺杂剂的注入能量使得所述掺杂剂能够穿透所述有源区。
优选地，形成所述补偿区时注入的第一掺杂类型的掺杂剂的注入能量使得所述掺杂剂不能够穿透所述有源区。
优选地，所述隔离结构包括场氧区和浅沟槽隔离中的至少一种。
优选地，所述第一掺杂类型为P型，所述第二掺杂类型为N型。
根据本发明的另一方面，提供一种半导体器件，包括：衬底；位于衬底中的第一掺杂类型的第一阱区以及第二掺杂类型的第二阱区，所述第一掺杂类型与所述第二掺杂类型相反；位于所述第一阱区上的第一栅叠层，以及位于所述第二阱区上的第二栅叠层；位于所述第一阱区中的第二掺杂类型的第一源区和第一漏区，以及位于所述第二阱区中的第一掺杂类型的第二源区和第二漏区，其中，所述第一源区和第一漏区的第二掺杂类型的掺杂剂复合所述第二源区和第二漏区中的第一掺杂类型的掺杂剂。
优选地，所述第二漏区与第二源区的掺杂剂量相同。
优选地，还包括：层间介质层，位于所述第一栅叠层与所述第二栅叠层上方；多个通道孔，贯穿所述层间介质层并至少分别到达所述第一源区和第一漏区和所述第二源区和第二漏区；以及多个导电通道，采用导电材料填充所述多个通道孔形成。
优选地，所述第一源区和第一漏区中与所述导电通道接触的部分作为第一源欧姆接触区和第一漏欧姆接触区，所述第二源区和第二漏区中与所述导电通道接触的部分作为第二源欧姆接触区和第二漏欧姆接触区。
优选地，所述第一栅叠层和所述第二栅叠层分别包括栅极导体和栅介质，所述栅介质位于所述栅极导体和所述衬底之间，所述多个通道孔包括贯穿所述层间介质层到达所述栅极导体的至少一个通道孔，所述栅极导体的等效掺杂剂为第一掺杂类型或者第二掺杂类型。
优选地，还包括：隔离结构，位于所述第一阱区和所述第二阱区之间并从所述衬底表面向下延伸，所述第一阱区和所述第二阱区彼此相邻。
优选地，还包括：位于所述第一阱区的部分表面的第一掺杂类型的补偿区。
优选地，所述隔离结构包括场氧区和浅沟槽隔离中的至少一种。
优选地，所述第一掺杂类型为P型，所述第二掺杂类型为N型。
优选地，所述半导体器件包括但不限于：BCD器件、Bi-CMOS器件、CMOS器件。
优选地，所述半导体器件至少包括CMOS器件以及二极管、电阻、电容、低压横向三极管、低压纵向三极管、高压半导体器件中的至少一个。
优选地，所述高压半导体器件包括但不限于：高压JFET器件、栅氧高压MOS器件、场氧高压MOS器件。
本发明提供的半导体器件及其制造方法，在衬底的第一区域形成第二掺杂类型的第一半导体器件结构，在衬底的第二区域形成第一掺杂类型的第二半导体器件结构。形成第一半导体器件结构中的第一源区和第一漏区以及去除光刻胶掩膜之后，在衬底上注入第一掺杂类型的掺杂剂以形成第二半导体器件中的第二源区和第二漏区。第一源区和第一漏区中的第二掺杂类型的掺杂剂复合注入至第一半导体器件结构中的第二源区和第二漏区的第一掺杂类型的掺杂剂，并且第一源区和第一漏区的等效掺杂剂维持为第二掺杂类型。并且形成所述第一源区和第一漏区的所述第二掺杂类型的掺杂剂的掺杂剂量比形成所述第二源区和第二漏区的所述第一掺杂类型的掺杂剂的掺杂剂量高，以使得第一源区和第一漏区形成欧姆接触。因此在形成第二区域中的第二源区和第二漏区时，无需使用附加的掩膜遮挡第一区域的第一源区和第一漏区并通过光刻步骤形成第二源区和第二漏区，相比较常规做法，减少了光刻次数，既降低了制造成本，同时通过上述方法制造得到的半导体器件的性能可以保证。
优选地，本发明在形成第二源欧姆接触区和第二漏欧姆接触区时，采用贯穿层间介质层并到达第一源区和第一漏区和第二源区和第二漏区的通道孔作为注入通道注入第一掺杂类型的掺杂剂，以形成第二源欧姆接触区和第二漏欧姆接触区。进一步地，第一源区和第一漏区中的第二掺杂类型的等效掺杂剂复合注入至第一半导体器件结构中的第二源区和第二漏区的第一掺杂类型的掺杂剂，并且第一源区和第一漏区中作为第一源欧姆接触区和第一漏欧姆接触区的至少部分区域的等效掺杂剂维持为第二掺杂类型。因此在形成第二区域中的第二源欧姆接触区和第二漏欧姆接触区时，无需使用附加的掩膜遮挡第一区域的第一源区和第一漏区并通过光刻的步骤形成第二源欧姆接触区和第二漏欧姆接触区，且不影响第一源区和第一漏区中的欧姆接触，相比较常规做法，减少了光刻次数，降低制造成本。
优选地，本发明在各相邻阱区之间形成隔离结构，在形成作为隔离结构的场氧区之前，在衬底上的第一区域和第二区域中形成有源区，之后采用同一光刻胶掩膜，分别通过不同注入能量、不同掺杂剂量的掺杂剂注入分别形成第一掺杂类型的阱区、位于第一掺杂类型的阱区的至少部分表面的第一掺杂类型的补偿区，以使得之后形成在第一阱区表面以及向下延伸的隔离结构与补偿区接触，避免隔离结构的形成将第一掺杂类型的阱区的掺杂变淡，在不影响半导体器件性能的基础上，无需附加的掩膜和光刻步骤在第一阱区的至少部分表面形成补偿区，增强了隔离结构的隔离效果。隔离结构可以形成在半导体器件中相邻的阱区之间、相邻的掺杂区之间以及彼此相邻的阱区与掺杂区之间，起到隔离作用。
在上述半导体器件的制造工艺的基础上，根据不同场合的需要，形成BCD器件、Bi-CMOS器件、CMOS器件等半导体器件。
附图说明
通过以下参照附图对本申请实施例进行描述，本申请的上述以及其他目的、特征和优点将更为清楚。
图1示出了本发明实施例的半导体器件的结构示意图。
图2示出了本发明实施例的半导体器件的制造方法的流程示意图。
图3A至图3G示出了半导体器件制造过程中每个具体步骤的结构示意图。
图4示出了本发明另一实施例中形成第一至第二阱区的流程示意图。
图5A至图5E示出了形成第一至第二阱区过程中每个具体步骤的结构示意图。
具体实施方式
以下将参照附图更详细地描述本申请。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。
在下文中描述了本申请的许多特定的细节，以便更清楚地理解本申请。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本申请。
在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上方，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在下文中描述了本发明的许多特定细节，例如半导体器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
图1示出了本发明实施例的半导体器件的结构示意图。
如图1所示，半导体器件包括衬底100、在衬底第一区域101形成的第一半导体器件结构以及在衬底第二区域102形成的第二半导体器件结构，衬底100中的第一区域101和第二区域102彼此相邻。
本实施例中，在第一区域101中，第一半导体器件结构为NMOS器件，在第二区域102中，第二半导体器件结构为PMOS器件。在其它实施例中，可以在衬底其他区域中集成例如横向三极管、纵向三极管、电阻、电容等其它低压器件，进一步地，还可以根据需要在衬底的其他区域形成高压器件。该半导体器件可以是BCD器件、Bi-CMOS器件、CMOS器件等。该半导体器件中相邻器件之间通过位于衬底100表面并向下延伸的场氧区200进行隔离。在其它实施例中，相邻器件之间通过位于衬底100表面并向下延伸的沟槽进行隔离，该沟槽的深度基于相邻两器件各自的阱区的深度设置以实现隔离作用。
上述半导体器件至少包括CMOS器件以及二极管、电阻、电容、低压横向三极管、低压纵向三极管、高压半导体器件中的至少一个。所述高压半导体器件包括但不限于：高压JFET器件、栅氧高压MOS器件、场氧高压MOS器件。
第一半导体器件结构包括位于衬底第一区域101中的第一掺杂类型的第一阱区110、位于第一阱区110上方的第一栅叠层、分别位于第一栅叠层两侧并且位于第一阱区110中的第二掺杂类型的第一源区711以及第一漏区712、位于第一栅叠层上方的层间介质层810，其中第一栅叠层包括位于第一区域101中的栅极导体320、位于第一区域101中的栅极导体320与第一阱区110之间的栅介质310、以及位于第一区域101中的栅极导体320和栅介质310两端侧壁处的栅极侧墙330，栅极导体320为多晶硅。第一半导体器件结构还包括贯穿层间介质层810、分别与栅极导体320、第一源区711、第一漏区712电连接的导电通道820。其中，第一源区711中与导电通道820接触的部分区域作为第一源欧姆接触区，第一漏区712中与导电通道820接触的部分区域作为第一漏欧姆接触区，第一源欧姆接触区和第一漏欧姆接触区为第二掺杂类型。在其他实施例中，第一阱区110中至少位于场氧区200下方的部分表面作为P形的补偿区，以增强隔离效果。
第二半导体器件结构包括位于衬底第二区域102中的第二掺杂类型的第二阱区120、位于第二阱区120上方的第二栅叠层、分别位于第二栅叠层两侧并且位于第二阱区120中的第一掺杂类型的第二源区721以及第二漏区722、位于第二栅叠层上方的层间介质层810，其中第二栅叠层包括位于第二区域102中的栅极导体320、位于第二区域102中的栅极导体320与第二阱区120之间的栅介质310、以及位于第二区域102中的栅极导体320和栅介质310两端侧壁处的栅极侧墙330，栅极导体320为多晶硅。第二半导体器件结构还包括贯穿层间介质层810、分别与栅极导体320、第二源区721、第二漏区722电连接的导电通道820。其中，第二源区721中与导电通道820接触的部分区域作为第二源欧姆接触区，第二漏区722中与导电通道820接触的部分区域作为第二漏欧姆接触区，第二源欧姆接触区和第二漏欧姆接触区为第一掺杂类型。
第一阱区110与第二阱区120彼此相邻，二者之间由位于衬底100上表面向下延伸的场氧区200隔离。
第二源区721、第二漏区722的掺杂剂为第一掺杂类型，第一源区711、第一漏区712以及第一源欧姆接触区和第一漏欧姆接触区中的掺杂剂复合(combine)第一掺杂类型的掺杂剂，即第一源欧姆接触区和第一漏欧姆接触区中的掺杂剂包括第二掺杂类型的掺杂剂以及包括第二源区721、第二漏区722中的第一掺杂类型的掺杂剂，第一源区711、第一漏区712的等效掺杂剂维持为第二掺杂类型。第一栅叠层和第二栅叠层中的栅极导体320为第一掺杂类型或者第二掺杂类型的多晶硅。其中，第一掺杂类型为P型，第二掺杂类型为N型。在其他实施例中，第一掺杂类型为N型，第二掺杂类型为P型。
图2示出了本发明实施例的半导体结构制造方法的流程示意图，图3A至图3G示出了半导体器件制造过程中每个具体步骤的结构示意图。
该实施例中，以图1中提供的半导体器件的制造步骤为例进行说明。
如图2所示，在步骤S01中，在衬底的第一区域中形成第一阱区以及在第二区域中形成第二阱区。如图3A所示，在衬底100的第一区域101和第二区域102分别形成P型的第一阱区110和N型的第二阱区120，第一阱区110和第二阱区120彼此相邻。
在步骤S02中，在第一阱区和第二阱区之间形成隔离结构。如图3B所示，利用局部硅氧化隔离(local Oxidation of Silicon，LOCOS)或者化学气相沉积(Chemical VaporDeposition，CVD)等方法在第一阱区110和第二阱区120之间形成从衬底100上表面向下延伸的场氧区200，以将第一阱区110和第二阱区120进行隔离。进一步地，生长氧化层以形成场氧区200。在其他实施例中，在相邻阱区之间形成沟槽以作为隔离结构，实现隔离，其中沟槽的深度例如与相邻阱区或者掺杂区的深度相关。之后去除有源区。
在步骤S03中，在第一阱区上形成第一栅叠层以及在第二阱区上形成第二栅叠层。如图3C所示，分别在第一阱区110和第二阱区120上方形成第一栅叠层和第二栅叠层。进一步地，清洗掉衬底100曝露在空气中沾染的杂质和形成的氧化层，进入氧化炉生长形成栅介质310。之后将衬底100放入通有硅烷的低压CVD设备，硅烷分解从而在栅介质310表面淀积一层多晶硅。在光刻区利用深紫外线光刻技术刻印多晶硅。利用异向等离子体蚀刻机对淀积的多晶硅进行蚀刻，分别得到位于第一阱区110上方的栅介质310以及栅极导体320，和位于第二阱区120上方的栅介质310以及栅极导体320。之后分别在第一区域101上的栅极导体320和栅介质310两端侧壁处形成栅极侧墙330进而形成第一栅叠层，在第二区域102上的栅极导体320和栅介质310两端侧壁处形成栅极侧墙330进而形成第二栅叠层。其中，栅极导体320的多晶硅可以为P型掺杂或者N型掺杂。在其他实施例中，栅极导体的多晶硅在形成第一源区和第一漏区以及第三源区和第三漏区的过程中进行第二掺杂类型的掺杂，在该实施例中，半导体器件中栅极导体的等效掺杂类型与栅极导体的初始掺杂类型一致。在其他实施例中，栅极导体的多晶硅可以在形成第二源区和第二漏区的过程中进行第一掺杂类型的掺杂，以使得半导体器件中栅极导体的等效掺杂类型与栅极导体的初始掺杂类型一致。
在步骤S04中，在第一阱区中形成第二掺杂类型的第一源区和第一漏区。如图3D所示，采用光刻胶掩膜遮挡衬底第二区域102以遮挡第二阱区120以及第二栅叠层，在第一阱区110中形成N型的第一源区711、第一漏区712。进一步地，利用光刻胶掩膜遮挡衬底第二区域102，并采用第一区域101中位于第一阱区110上方的第一栅叠层和场氧区200作为硬掩膜，注入N型的掺杂剂，以在第一阱区110中形成N型的第一源区711以及第一漏区712。形成N型的第一源区711、第一漏区712的掺杂剂的注入能量、掺杂剂量以及注入角度还可以根据半导体器件对耐压性、尺寸、电流等需求进行其他选择。
在步骤S05中，在第二阱区中形成第一掺杂类型的第二源区和第二漏区。如图3E所示，去除遮挡第二区域102的光刻胶掩膜，采用第一区域101中的第一栅叠层、第二区域102中的第二栅叠层、以及场氧区200作为硬掩膜，通过普注(blanket implantation)的方式注入P型的掺杂剂，以在第二阱区120中形成P型的第二源区721以及第二漏区722。其中在步骤S04中注入的N型掺杂剂的掺杂剂量比该P型的掺杂剂的掺杂剂量高以使得第一源区和第一漏区以及第三源区和第三漏区形成欧姆接触。进一步地，在步骤S05中，由第一区域101中在步骤S04中注入第一源区711、第一漏区712中的N型的掺杂剂复合注入至第一区域101的第一源区711、第一漏区712中的P型的掺杂剂，并且此步骤中得到的第一源区711、第一漏区712的等效掺杂剂维持为N型。在形成P型第二半导体器件的第二源区721、第二漏区722时，因注入至第一半导体器件结构中的P型掺杂剂会被复合并且不会影响第一半导体器件的性能，因此在该步骤中无需使用光刻胶掩膜遮挡第一区域101以在第二区域102形成第二源区和第二漏区。
在步骤S06中，在第一栅叠层和第二栅叠层上方形成贯穿层间介质层的多个通道孔。如图3F所示，在图3E所示的结构的上方淀积形成层间介质层810，并贯穿层间介质层810形成到达第一源区711、第一漏区712、第一区域101以及第二区域102上的栅极导体320、第二源区721、第二漏区722的通道孔811。在其他实施例中，在该步骤中仅先贯穿层间介质层810形成到达第一源区711、第一漏区712、第二源区721、第二漏区722的通道孔811，在步骤S06之后再进一步形成贯穿层间介质层810并到达第一区域101以及第二区域102上的栅极导体320的通道孔811。
在步骤S07中，在第二源区和第二漏区中形成第二源欧姆接触区和第二漏欧姆接触区。如图3G所示，以层间介质层810为硬掩膜采用通道孔811作为注入通道注入P型的掺杂剂，以在第二区域102中第二源区721和第二漏区722接触通道孔811的部分区域形成第二源欧姆接触区和第二漏欧姆接触区。第一源区711和第一漏区712中第二掺杂类型的等效掺杂剂复合该步骤中注入至第一区域101中的第一源区711以及第一漏区712的P型掺杂剂，以使得在步骤S04中、在第一区域101中的第一源区711和第一漏区712分别与通道孔811接触作为第一源欧姆接触区、第一漏欧姆接触区的部分区域的等效掺杂剂维持为第二掺杂类型。本次注入离子的掺杂剂量低于在形成第一源区和第一漏区时注入的N型的掺杂剂的掺杂剂量。
其中，如果该半导体器件中在形成第一栅叠层和第二栅叠层时的栅极导体320为第二掺杂类型的多晶硅层时，半导体器件中最终的栅极导体的等效掺杂剂维持为第二掺杂类型。形成该半导体器件中的栅极导体320在形成栅叠层的过程中为第一掺杂类型的多晶硅层时，半导体器件中最终的栅极导体的等效掺杂剂维持为第一掺杂类型。其中，栅极导体中多晶硅在形成源、漏区的过程中同时注入掺杂剂，该掺杂剂量与形成源、漏区时的掺杂剂量相同，该掺杂剂被栅极导体320中的一部分初始掺杂剂复合以维持为初始掺杂类型。
在步骤S08中，填充通道孔形成导电通道。如图1所示，在通道孔811中采用导电材料形成导电通道820以使得第一半导体器件结构中的栅极导体320、第一源区711、第一漏区712通过导电通道820与外部连接，使得第二半导体器件结构中的栅极导体320、第二源区721、第二漏区722通过导电通道820与外部连接。
接着，还可以在图1示出的结构中，在导电通道820上方形成钝化层，钝化层例如为氮化硅或者二氧化硅的至少一种。
图4示出了本发明另一实施例中形成第一至第二阱区的流程示意图，图5A至图5E示出了形成第一至第二阱区过程中每个具体步骤的结构示意图。
该实施例在上述实施例的基础上，在第一掺杂类型的第一阱区的至少部分表面形成了第一掺杂类型的补偿区，以使得之后形成在第一阱区表面以及向下延伸的隔离结构与补偿区接触，避免隔离结构的形成将第一掺杂类型的阱区的掺杂变淡。下述实施例中在不影响半导体器件性能的基础上，无需附加的掩膜和光刻步骤在第一掺杂类型的阱区的至少部分表面形成补偿区，增强了隔离结构的隔离效果。
如图4、图5A至图5E所示，该实施例中形成第一至第三阱区的过程包括如下步骤：
在步骤S11中，在衬底的第二区域中形成第二掺杂类型的第二阱区。更进一步地，如图5A所示，在P型的衬底100上形成第一氧化层，例如采用热氧化法生成二氧化硅层；采用第三光刻胶掩膜330刻蚀第一氧化层并定位第二掺杂类型的第二阱区120，去除光刻胶，接着进行高能N型的离子注入，退火后，去除第一氧化层，进而在衬底100的第二区域102中形成N型第二阱区120，同时第一氧化层去除的部分形成台阶差，可以用于后续光刻对位，省去常规的对位光刻步骤。之后去除第三光刻胶掩膜330。
在步骤S12中，在衬底上形成氧化层以及在氧化层上形成氮化层。接着，如图5B所示，在衬底100表面依次淀积氧化层201、氮化层202，氧化层201例如为二氧化硅层，氮化层202例如为氮化硅层。
在步骤S13中，在衬底的第一区域、第二区域中形成有源区。接着，如图5C所示，采用第一光刻胶掩膜310蚀刻氧化层201、氮化层202，以暴露衬底100的第一区域101和第二区域102的部分表面进而形成有源区。上述光刻后的有源区在之后的工艺中用作形成补偿区、隔离结构的硬掩膜。
在步骤S14中，采用光刻胶掩膜遮挡第二阱区，在第一区域中形成第一掺杂类型的第一阱区。进一步地，如图5D所示，去除第一光刻胶掩膜310，采用第二光刻胶掩膜320遮挡衬底100中的第二阱区120，进行高能注入以在衬底100的第一区域101中形成第一掺杂类型的第一阱区110，其中进行高能注入的第一掺杂类型的掺杂剂的注入能量使得掺杂剂能够穿透有源区。在其他实施例中，可以采用多次高能注入的工艺以形成第一阱区110。
在步骤S15中，采用上述第二光刻胶掩膜，并采用有源区作为硬掩膜，在第一阱区中形成第一掺杂类型的补偿区。如图5E所示，进一步地，在不去除第二光刻胶掩膜320的基础上，同时采用有源区作为硬掩膜在第一掺杂类型的第一阱区110中的至少部分表面形成第一掺杂类型的补偿区，之后去除第二光刻胶掩膜320。形成补偿区的第一掺杂类型的掺杂剂的注入能量使得掺杂剂不能够穿透有源区。之后去除第二光刻胶掩膜。之后在形成隔离结构时，采用如图5E的结构中示出的有源区作为硬掩膜形成隔离结构200，之后去除有源区，按照上述半导体器件的制造方法完成后续步骤以形成半导体器件。
在其他实施例中，在形成第一至第二阱区的过程中，可以先在衬底上采用第一光刻胶掩膜形成有源区，之后采用第三光刻胶掩膜遮挡并进行高能注入以形成第二掺杂类型的第二阱区，之后采用第二光刻胶掩膜并进行高能注入以形成第一掺杂类型的第一阱区，之后继续采用第二光刻胶掩膜遮挡并采用有源区作为硬掩膜，在第一掺杂类型的第一阱区的至少部分表面形成第一掺杂类型的补偿区。上述单个光刻步骤与上述提供的形成第一至第二阱区的单个步骤工艺相同。优选地，在高能注入第一掺杂类型的第一阱区与第二掺杂类型的第二阱区的过程中，可以分多次高能注入以形成。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本申请的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该公开仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。

Claims (27)

1.一种半导体器件制造方法，包括：
在衬底的第一阱区上形成第一栅叠层，所述第一阱区为第一掺杂类型；
在衬底的第二阱区上形成第二栅叠层，所述第二阱区为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型相反；
采用光刻胶掩膜遮挡所述第二阱区，以及采用所述第一栅叠层作为硬掩膜，在所述第一阱区中形成第二掺杂类型的第一源区和第一漏区；以及
去除所述光刻胶掩膜，进行普注以在所述第二阱区中形成第一掺杂类型的第二源区和第二漏区，
其中，在形成所述第二源区和第二漏区的步骤中，所述第一源区和第一漏区的所述第二掺杂类型的掺杂剂复合所述第一掺杂类型的掺杂剂且所述第一源区和第一漏区的等效掺杂剂维持为第二掺杂类型。
2.根据权利要求1所述的制造方法，其中，形成所述第一源区和第一漏区的所述第二掺杂类型的掺杂剂的掺杂剂量比形成所述第二源区和第二漏区的所述第一掺杂类型的掺杂剂的掺杂剂量高，以使得所述第一源区和第一漏区形成欧姆接触。
3.根据权利要求1所述的制造方法，其中，在形成所述第一源区和第一漏区和所述第二源区和第二漏区之后，还包括：
在所述第一栅叠层和所述第二栅叠层上形成层间介质层；
形成贯穿所述层间介质层并至少分别到达所述第一源区和第一漏区和所述第二源区和第二漏区的多个通道孔；以及
采用导电材料填充所述多个通道孔以形成多个导电通道。
4.根据权利要求3所述的制造方法，其中，在形成导电通道之后，所述第一源区和第一漏区中由所述通道孔暴露并与所述导电通道接触的部分作为第一源欧姆接触区和第一漏欧姆接触区。
5.根据权利要求4所述的制造方法，其中，在形成所述通道孔和所述导电通道的步骤之间，还包括：
采用所述多个通道孔作为注入通道，注入第一掺杂类型的掺杂剂，在所述第二阱区中形成第二源欧姆接触区和第二漏欧姆接触区，
所述第一源区和第一漏区的所述第二掺杂类型的掺杂剂复合所述第一掺杂类型的掺杂剂，且所述第一源区和第一漏区经由所述通道孔暴露的作为第一源欧姆接触区和第一漏欧姆接触区的一部分区域的等效掺杂剂维持为第二掺杂类型。
6.根据权利要求5所述的制造方法，其中，所述第一栅叠层和所述第二栅叠层分别包括栅极导体和栅介质，所述栅介质位于所述栅极导体和所述衬底之间，所述栅极导体为多晶硅层，所述半导体器件中的栅极导体的等效掺杂剂为第一掺杂类型或者第二掺杂类型。
7.根据权利要求6所述的制造方法，其中，在形成所述第一栅叠层、第二栅叠层的过程中，所述栅极导体为第二掺杂类型的多晶硅；
在形成所述第二源区、第二漏区的过程中，所述栅极导体中的第二掺杂类型的掺杂剂复合所述第一掺杂类型的掺杂剂；
所述多个通道孔包括贯穿所述层间介质层到达所述栅极导体的至少一个通道孔，
在形成所述第二源欧姆接触区和第二漏欧姆接触区的步骤中，所述栅极导体的所述第二掺杂类型的掺杂剂复合所述第一掺杂类型的掺杂剂，且所述栅极导体的等效掺杂剂维持为第二掺杂类型。
8.根据权利要求6所述的制造方法，其中，
在形成所述第一栅叠层、第二栅叠层的过程中，所述栅极导体为第一掺杂类型的多晶硅，
在形成所述第一源区、第一漏区的过程中，至少所述第一栅叠层中的栅极导体中的第一掺杂类型的掺杂剂复合第二掺杂类型的掺杂剂；
在形成所述第二源区、第二漏区的过程中，所述第一掺杂类型的掺杂剂注入至所述栅极导体中；
所述多个通道孔包括贯穿所述层间介质层到达所述栅极导体的至少一个通道孔，
在形成所述第二源欧姆接触区和第二漏欧姆接触区的步骤中，所述第一掺杂类型的掺杂剂注入所述栅极导体，
所述栅极导体的等效掺杂剂维持为第一掺杂类型。
9.根据权利要求1所述的制造方法，其中，在形成所述第一栅叠层和所述第二栅叠层的步骤之前，还包括：
在所述衬底的第一区域和第二区域分别形成所述第一阱区和所述第二阱区，所述第一阱区和所述第二阱区彼此相邻；
在所述第一阱区和所述第二阱区之间形成从所述衬底表面向下延伸的隔离结构，
所述隔离结构在形成所述第一源区和第一漏区和所述第二源区和第二漏区的步骤中作为所述硬掩膜的一部分。
10.根据权利要求9所述的制造方法，其中，在形成所述第一阱区、第二阱区的过程中包括：
采用第三光刻胶掩膜遮挡，以在所述衬底的第二区域形成第二掺杂类型的所述第二阱区；
去除所述第三光刻胶掩膜，采用第一光刻胶掩膜，在所述衬底上的第一区域、第二区域中形成有源区；
去除所述第一光刻胶掩膜，采用第二光刻胶掩膜遮挡所述衬底中的所述第二阱区，在所述衬底第一区域中形成第一掺杂类型的第一阱区；
采用所述第二光刻胶掩膜遮挡，并采用所述有源区作为硬掩膜，在所述第一阱区的部分表面形成第一掺杂类型的补偿区，之后去除所述第二光刻胶掩膜，
其中，在形成所述隔离结构的过程中，将所述有源区作为硬掩膜的一部分，之后去除所述有源区。
11.根据权利要求9所述的制造方法，其中，在形成所述第一阱区、第二阱区的过程中包括：
采用第一光刻胶掩膜，在所述衬底上的第一区域、第二区域中形成有源区；
去除所述第一光刻胶掩膜，采用第三光刻胶掩膜遮挡，以在所述衬底的第二区域形成第二掺杂类型的所述第二阱区；
采用第二光刻胶掩膜遮挡所述衬底中的第二阱区，在所述衬底第一区域中形成第一掺杂类型的第一阱区；
采用所述第二光刻胶掩膜遮挡，并采用所述有源区作为硬掩膜，在所述第一阱区的部分表面形成第一掺杂类型的补偿区，之后去除所述第二光刻胶掩膜，
其中，在形成所述隔离结构的过程中，将所述有源区作为硬掩膜的一部分，之后去除所述有源区。
12.根据权利要求10或11所述的制造方法，其中，形成所述第一掺杂类型的第一阱区的所述第一掺杂类型的掺杂剂的注入能量使得所述掺杂剂能够穿透所述有源区。
13.根据权利要求10或11所述的制造方法，其中，形成所述补偿区时注入的第一掺杂类型的掺杂剂的注入能量使得所述掺杂剂不能够穿透所述有源区。
14.根据权利要求9所述的制造方法，其中，所述隔离结构包括场氧区和浅沟槽隔离中的至少一种。
15.根据权利要求1所述的制造方法，其中，所述第一掺杂类型为P型，所述第二掺杂类型为N型。
16.一种半导体器件，包括：
衬底；
位于衬底中的第一掺杂类型的第一阱区以及第二掺杂类型的第二阱区，所述第一掺杂类型与所述第二掺杂类型相反；
位于所述第一阱区上的第一栅叠层，以及位于所述第二阱区上的第二栅叠层；
位于所述第一阱区中的第二掺杂类型的第一源区和第一漏区，以及位于所述第二阱区中的第一掺杂类型的第二源区和第二漏区，
其中，所述第一源区和第一漏区的第二掺杂类型的掺杂剂复合所述第二源区和第二漏区中的第一掺杂类型的掺杂剂。
17.根据权利要求16所述的半导体器件，其中，所述第二漏区与第二源区的掺杂剂量相同。
18.根据权利要求16所述的半导体器件，其中，还包括：
层间介质层，位于所述第一栅叠层与所述第二栅叠层上方；
多个通道孔，贯穿所述层间介质层并至少分别到达所述第一源区和第一漏区和所述第二源区和第二漏区；以及
多个导电通道，采用导电材料填充所述多个通道孔形成。
19.根据权利要求18所述的半导体器件，其中，所述第一源区和第一漏区中与所述导电通道接触的部分作为第一源欧姆接触区和第一漏欧姆接触区，所述第二源区和第二漏区中与所述导电通道接触的部分作为第二源欧姆接触区和第二漏欧姆接触区。
20.根据权利要求19所述的半导体器件，其中，所述第一栅叠层和所述第二栅叠层分别包括栅极导体和栅介质，所述栅介质位于所述栅极导体和所述衬底之间，所述多个通道孔包括贯穿所述层间介质层到达所述栅极导体的至少一个通道孔，所述栅极导体的等效掺杂剂为第一掺杂类型或者第二掺杂类型。
21.根据权利要求16所述的半导体器件，其中，还包括：
隔离结构，位于所述第一阱区和所述第二阱区之间并从所述衬底表面向下延伸，所述第一阱区和所述第二阱区彼此相邻。
22.根据权利要求16所述的半导体器件，其中，还包括：
位于所述第一阱区的部分表面的第一掺杂类型的补偿区。
23.根据权利要求21所述的半导体器件，其中，所述隔离结构包括场氧区和浅沟槽隔离中的至少一种。
24.根据权利要求16所述的半导体器件，其中，所述第一掺杂类型为P型，所述第二掺杂类型为N型。
25.根据权利要求16所述的半导体器件，其中，所述半导体器件包括但不限于：BCD器件、Bi-CMOS器件、CMOS器件。
26.根据权利要求16所述的半导体器件，其中，所述半导体器件至少包括CMOS器件以及二极管、电阻、电容、低压横向三极管、低压纵向三极管、高压半导体器件中的至少一个。
27.根据权利要求26所述的半导体器件，其中，所述高压半导体器件包括但不限于：高压JFET器件、栅氧高压MOS器件、场氧高压MOS器件。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040610A (en) * 1997-04-08 2000-03-21 Kabushiki Kaisha Toshiba Semiconductor device
US6071775A (en) * 1997-02-21 2000-06-06 Samsung Electronics Co., Ltd. Methods for forming peripheral circuits including high voltage transistors with LDD structures
CN104167391A (zh) * 2014-08-11 2014-11-26 矽力杰半导体技术(杭州)有限公司 Cmos结构的制造方法
CN108389802A (zh) * 2018-03-27 2018-08-10 杭州士兰集成电路有限公司 半导体器件及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6071775A (en) * 1997-02-21 2000-06-06 Samsung Electronics Co., Ltd. Methods for forming peripheral circuits including high voltage transistors with LDD structures
US6040610A (en) * 1997-04-08 2000-03-21 Kabushiki Kaisha Toshiba Semiconductor device
CN104167391A (zh) * 2014-08-11 2014-11-26 矽力杰半导体技术(杭州)有限公司 Cmos结构的制造方法
US20160043004A1 (en) * 2014-08-11 2016-02-11 Silergy Semiconductor Technology (Hangzhou) Ltd. Method for manufacturing cmos structure
CN108389802A (zh) * 2018-03-27 2018-08-10 杭州士兰集成电路有限公司 半导体器件及其制造方法

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