JPS62158363A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置の製造方法に関するものである。

（従来の技術） 近年、半導体装置の金属膜の幅を十分狭く形成すること
が必要となっている。特に衛星放送の開始などに伴い、
１０ＧＨｚ以上の高周波を制御する装置として注目され
ているＧａＡｓＦＥＴを低雑音、高利得とするためには
、ゲート金属長を０．３μ■以下に短く形成することが
必須条件である。以下、図面を参照しながら、上述した
ような従来の半導体装置の製造方法について説明する。

第３図は、第１の従来例としての金属−半導体ＦＥＴ（
ＭＥＳ　ＦＥＴ）の製造方法を示したものである。まず
、第３図（ａ）に示したように、半導体基板１上に絶縁
膜２を形成し、続いてソース・ドレイン金属５を形成す
る。その上にレジスト膜３を形成し、窓をあける０次に
、第３図（ｂ）に示したよ、うに、絶縁［２をエツチン
グし、その後、半導体基板１をエツチングする０次に、
第３図（ｃ）に示したように、ゲート金属４を蒸着し、
リフトオフすることで、ゲート金属４を形成する。

第４図は、第２の従来例としてのＭＥＳ　ＦＥＴの製造
方法を示したものである。まず、第４図（ａ）に示した
ように、半導体基板１上に、ゲート金属４をレジストの
りフトオフ法によって形成する。次に第４図（ｂ）に示
したように、全面に絶縁膜２を形成し、その後第４図（
ｃ）に示したように、ＲＩＥ（反応性イオンエツチング
）によって、ゲート金属４の側壁にだけ絶縁Ｍ２を残し
、続いてソースまたはドレイン金属５を形成する。

（発明が解決しようとする問題点） しかしながら上記のような従来構成では、ＦＥＴの特性
を左右するゲート金属長を短くすることはきわめてむず
かしい、ゲート金属長は、第３図の場合はレジスト膜３
の窓の大きさで決まるが、これを１μ−以下にしようと
すると、電子ビーム露光やＸ線露光など、きわめて非生
産的で、高度の技術を使用せざるを得ないという欠点を
有している。

また、第４図の場合は、ゲート金属として、ソース・ド
レイン金属のアロイ温度（４００〜５００℃）に耐える
金属、あるいは高ドーズ・イオン注入のアニール（８０
０℃）に耐える金属を用いなければならないという欠点
を有していた。

本発明は上記欠点に鑑み、ＦＥＴのゲート金属長を制御
性良（０，３ｐ１１以下にすることができ、かつゲート
金属を自由に選択することが可能な半導体装置の製造方
法を提供するものである。

（問題点を解決するための手段） 上記問題点を解決するために、本発明の半導体装置の製
造方法は、半導体表面上に溝を形成した後、この溝の側
壁に絶縁膜を形成して、この中にＦＥＴのゲート金属ま
たはダイオードのショットキー金属を形成するものであ
る。

（作　用） 上記本発明の方法によれば、ゲート金属長をきわめて制
御性良く、非常に短く形成することができ、その結果、
低雑音で、かつ高利得なＦＥＴを製造することができる
。

（実施例） 以下、実施例について、図面を参照しながら説明する。

第１図は、本発明の一実施例におけるＭＥＳ　ＦＥＴ半
導体装置の断面図を示したものであり、１は半導体基板
、２は絶縁体、４はゲート金属、５はソースまたはドレ
イン金属、６はゲート金属長である。

次に、製造方法を説明する。まず、第２図（ａ）に示し
たように、半導体基板１上に絶縁膜２を形成し、さらに
、ソースおよびドレイン金属５を形成する。次いでその
上に窓をもつレジスト膜３を形成する。次に、第２図（
ｂ）に示したように、絶縁膜２を窓あけし、これらをマ
スクとして、反応性イオン・エツチング（ＲＩＥ）によ
り、半導体基板１に垂直の溝を形成する。レジスト膜３
を除去した後、第１図（Ｃ）に示したように、全面に絶
縁膜２を形成する。その後、第２図（ｄ）に示したよう
に。

全面の絶縁膜２をＲＩＥによってエツチングし、溝の底
部の半導体表面を露出させる。このとき、溝の側壁の絶
縁膜２はエツチング方向に対して垂直になっているので
、その膜厚はほとんど変らない。

次に、第２図（ｅ）に示したように、レジスト膜３を形
成し、第２図（ｆ）に示したように、ゲート金属４を蒸
着した後、リフトオフして、ゲートを形成する。

以上の説明から明らかなように、ゲート金属長は、溝の
大きさと溝の側壁に形成された絶縁膜２の厚さによって
決まる。溝の大きさは１ｐＩｍ以上に設定するので、光
による露光技術で制御よく形成することができる。また
、絶縁膜２の厚さも制御できるので、ゲート金属長は、
０．３μｍ以下の非常に短いゲートでも制御良く、技術
的に容易に形成することができる。また、第２図（ｆ）
で示すように、ゲート金属４の上部は太くできるので、
ゲート金属抵抗を従来の１／２以下におさえることがで
きる。また、ゲート形成後、熱処理をしなくても済むの
で、最適なゲート金属を自由に選択でき、耐熱性ゲート
金属を用いる必要はない。　１以上のように、本実施例
によれば、ＦＥＴの高利得、低雑音化の要素となるゲー
ト金属長、ゲート金属抵抗を非常に小さくおさえること
ができるので、著しく高利得、低雑音のＦＥＴを含む半
導体装置を実現することができ、しかもこの製造方法は
、極めて制御性が良い。

なお１本実施例ではシングルゲートＦＥＴについて説明
したが、デュアルゲートＦＥＴもしくはダイオードでも
、同様の製造方法となる。

（発明の効果） 以上のように本発明は、半導体表面上に溝を形成した後
、その側壁に絶縁膜を形成して、この中にＦＥＴのゲー
ト金属又はダイオードのショットキ−金属を形成するこ
とにより、ゲート金属長を０．３μｍ以下に、ゲート金
属抵抗を従来の１／２以下に下げることが可能となり、
しかも極めて制御性良く作製することが可能となる。ま
た、ゲート金属の種類を自由に選ぶことができ、その結
果、高利得、低雑音のＦＥＴをもつ半導体装置を実現で
き、その実用的効果は大なるものがある。

【図面の簡単な説明】

決方法を示す図、第３図は、第１の従来例のＭＥＳＦＥ
Ｔ半導体装置の製造方法を示す図、第４図は、第２の従
来例のＭＥＳ　ＦＥＴ半導体装置の製造方法を示す図で
ある。 １　・・・半導体基板、　２・・・絶縁膜、３　・・・
　レジスト膜、　４　・・・ゲート金属、５　・・・ソ
ースまたはドレイン金属、　６　・・・ゲート金属長。 特許出願人　松下電子工業株式会社 第１図 トキ羊４Ｅｔ板 第２図 第３図

Claims (1)

【特許請求の範囲】
1. 半導体の表面に溝を形成する工程と、前記溝の側壁に絶
   縁膜を形成する工程と、前記溝の前記絶縁膜間の間隙に
   電極を形成する工程とを有することを特徴とする半導体
   装置の製造方法。