JPS60161676A - シヨツトキバリア型電界効果トランジスタ - Google Patents
シヨツトキバリア型電界効果トランジスタInfo
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- JPS60161676A JPS60161676A JP1854884A JP1854884A JPS60161676A JP S60161676 A JPS60161676 A JP S60161676A JP 1854884 A JP1854884 A JP 1854884A JP 1854884 A JP1854884 A JP 1854884A JP S60161676 A JPS60161676 A JP S60161676A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ゲート長を実質的に短か＜シタショットキ
バリア型電界効果トランジスタに関するものである。以
下、マイクロ波周波数帯で一般的に使用さｆているＧａ
Ａｓ ＦＥＴ Ｙ例にとって説明する。
バリア型電界効果トランジスタに関するものである。以
下、マイクロ波周波数帯で一般的に使用さｆているＧａ
Ａｓ ＦＥＴ Ｙ例にとって説明する。
第１図は従来のＧａ４ａＦＥＴの電極配置を示す平面図
であり、第２図は第１図のＡ−Ｘ線の断面図である。こ
れらの図において、１はＧａＡｓの半絶縁性基板、２は
この半絶縁性基板１上にエピタキシャル成長によって形
成し定動作層、３はソース電極で、ポンディングパッド
３ａＹ持つ。４はゲート電極で、ポンディングパッド４
ａ’４持つ。
であり、第２図は第１図のＡ−Ｘ線の断面図である。こ
れらの図において、１はＧａＡｓの半絶縁性基板、２は
この半絶縁性基板１上にエピタキシャル成長によって形
成し定動作層、３はソース電極で、ポンディングパッド
３ａＹ持つ。４はゲート電極で、ポンディングパッド４
ａ’４持つ。
５はドレイン電極で、ポンディングパッドＳａｇ持つ。
前記ソース電極３．ゲート電極４およびドレイン電極５
は動作層２上に形成し、不要な部分の動作層２ａは除去
する。そして、ソース電極３およびドレイン電極５は、
この動作層２に対してオーム性接触を形成し−、ゲート
電極４は動作層２に対してショットキ接合を形成する。
は動作層２上に形成し、不要な部分の動作層２ａは除去
する。そして、ソース電極３およびドレイン電極５は、
この動作層２に対してオーム性接触を形成し−、ゲート
電極４は動作層２に対してショットキ接合を形成する。
また、１．はゲート長、Ｗｌはゲート幅である。
次′に、上記構成に係るＧａＡｓ ＦＥＴの製造工程に
ついて第３図（ａ）〜（ｈ） Ｙ参照して説明する。
ついて第３図（ａ）〜（ｈ） Ｙ参照して説明する。
まず、第３図（ａ） Ｋ示すようＩ／ｃ、半絶縁性基板
１上にエピタキシャル成長によって動作層２を形成する
。そして、この動作層２上にフォトンシスト６を塗布し
た後、第３図（ｂ） Ｋ示すように、ソース電極３およ
びドレイン電極５を形成丁べき部分のフォトンシスト６
ｙ！ｌ−写真製版によって除去する。次に、第３図（ｃ
）、に示すように、オーム性接触を形成する金属（Ｇａ
Ａａ ＶＣ対しては、例えばＡｕＧｅ合金ンケ真空蒸着
法により被着する。次に、第３図（ｄ） Ｖｃ示すよう
に、フォトレジスト６を除去した後、合金化してオーム
性接触のソース電極３およびドレイン電極５乞形成する
。
１上にエピタキシャル成長によって動作層２を形成する
。そして、この動作層２上にフォトンシスト６を塗布し
た後、第３図（ｂ） Ｋ示すように、ソース電極３およ
びドレイン電極５を形成丁べき部分のフォトンシスト６
ｙ！ｌ−写真製版によって除去する。次に、第３図（ｃ
）、に示すように、オーム性接触を形成する金属（Ｇａ
Ａａ ＶＣ対しては、例えばＡｕＧｅ合金ンケ真空蒸着
法により被着する。次に、第３図（ｄ） Ｖｃ示すよう
に、フォトレジスト６を除去した後、合金化してオーム
性接触のソース電極３およびドレイン電極５乞形成する
。
次に、第３図（ｅ）に示すように、ＧａＡｓＦＥＴの動
作に必要な部分のみンフォトレジスト６で覆い、第３図
（旬に示すように、他の部分をエツチングにより除去し
た後、フォトレジストＢＹはく離する。次に、ゲート電
極４７￥：形成するため、第３図（ｇ）Ｋ示すように、
必要な部分以外ｔフォトンシスト６で覆う。次忙、第３
図（ｈ）に示すように、真空蒸着法によりＡｔなとのゲ
ート用金属を蒸着し、フォトレジスト６をは（離し、Ｇ
ａＡａＦＥＴの製造工程７終了する。
作に必要な部分のみンフォトレジスト６で覆い、第３図
（旬に示すように、他の部分をエツチングにより除去し
た後、フォトレジストＢＹはく離する。次に、ゲート電
極４７￥：形成するため、第３図（ｇ）Ｋ示すように、
必要な部分以外ｔフォトンシスト６で覆う。次忙、第３
図（ｈ）に示すように、真空蒸着法によりＡｔなとのゲ
ート用金属を蒸着し、フォトレジスト６をは（離し、Ｇ
ａＡａＦＥＴの製造工程７終了する。
このＧａＡｓ ＦＥＴの性能は、第２図に示したゲート
長１１の効果が最も支配的であることが知られている。
長１１の効果が最も支配的であることが知られている。
したかつて、ゲート長ｔ、 ｙ（短かくてるために、従
来の光学露光装置による写真製版の最小寸法１μｍ以下
を実現する電子ビーム露光装置による写真製版が検討さ
れている。しかし、電子ビーム露光装置は取り扱いも複
雑であり１価格も高価である。さらに、電子ビーム露光
装置によってもゲート長ｌヨ ’Ｙ ０．５μｍ以下に
するためには、再現性を考えると工業的には非常に困難
である。まＬ、例え０．５μｍ以下のゲート形成用の窓
７ン形成できるとしても、真空蒸着法によりゲート用金
属を安定に被着することか難しく、ゲート長１３を短か
くてるとゲート電極４が厚（形成できなかつ定。このゲ
ート電極４の厚さはやけりＧａＡｓ ＦＥＴの性能と関
連があり、厚い方がよいことが知らｎ”ｃいる。したが
って、ゲート長ｌヨｌ短か＜シ工、かつ、ゲート用金属
の厚さン薄（しないことがＧａＡｇ ＦＥＴの性能を向
上させる重要な技術であるが、これまで有効な手段がな
かつに０〔発明の概要〕 この発明は、従来のこのような欠点にかんがみてなされ
たものであり、ゲート電極とショットキ接合する動作層
の接触面を減少させることにより〜ゲート用金属部の長
さと厚さは従来と同様にし、ゲート長を短縮させる新規
なＧａＡｓＦＥＴの構造を提供するものである。
来の光学露光装置による写真製版の最小寸法１μｍ以下
を実現する電子ビーム露光装置による写真製版が検討さ
れている。しかし、電子ビーム露光装置は取り扱いも複
雑であり１価格も高価である。さらに、電子ビーム露光
装置によってもゲート長ｌヨ ’Ｙ ０．５μｍ以下に
するためには、再現性を考えると工業的には非常に困難
である。まＬ、例え０．５μｍ以下のゲート形成用の窓
７ン形成できるとしても、真空蒸着法によりゲート用金
属を安定に被着することか難しく、ゲート長１３を短か
くてるとゲート電極４が厚（形成できなかつ定。このゲ
ート電極４の厚さはやけりＧａＡｓ ＦＥＴの性能と関
連があり、厚い方がよいことが知らｎ”ｃいる。したが
って、ゲート長ｌヨｌ短か＜シ工、かつ、ゲート用金属
の厚さン薄（しないことがＧａＡｇ ＦＥＴの性能を向
上させる重要な技術であるが、これまで有効な手段がな
かつに０〔発明の概要〕 この発明は、従来のこのような欠点にかんがみてなされ
たものであり、ゲート電極とショットキ接合する動作層
の接触面を減少させることにより〜ゲート用金属部の長
さと厚さは従来と同様にし、ゲート長を短縮させる新規
なＧａＡｓＦＥＴの構造を提供するものである。
以下、この発明の一実施例を第４図（ａ）〜（ｉ）を参
照して詳細に説明する。
照して詳細に説明する。
まず、第４図（ａ） Ｋ示すようＫ、従来と同様に半絶
縁性基板１上にエピタキシャル成長により動作層２を形
成する。次に、第４図（ｂ）Ｋ示すように、動作層２上
に、例えばＳｔＯ，などの絶縁体膜８を全面に被着する
。続いて、第４図（ｃ）のように、フォトレジスト６ケ
塗布し、写真製版技術によりゲート電極４を形成しよう
とする動作層２の両側のフォトレジスト６を除去し、残
ったフォトレジストＢＹマスクとしてエツチングすれば
、絶縁体膜８か部分的に除去される。次に、この絶縁体
膜８をマスクとして、断面がＶ字状のエツチング孔２ｂ
を形成すると、ゲート電極４を形成丁べき動作層２の一
部がアンダーカットされ、第４図（υに示す構造が得ら
れる。なお、このようなＶ字状のエツチング孔２ｂは、
半絶縁性基板１の結晶方位とエツチング液を適宜選択す
ることで得られる。
縁性基板１上にエピタキシャル成長により動作層２を形
成する。次に、第４図（ｂ）Ｋ示すように、動作層２上
に、例えばＳｔＯ，などの絶縁体膜８を全面に被着する
。続いて、第４図（ｃ）のように、フォトレジスト６ケ
塗布し、写真製版技術によりゲート電極４を形成しよう
とする動作層２の両側のフォトレジスト６を除去し、残
ったフォトレジストＢＹマスクとしてエツチングすれば
、絶縁体膜８か部分的に除去される。次に、この絶縁体
膜８をマスクとして、断面がＶ字状のエツチング孔２ｂ
を形成すると、ゲート電極４を形成丁べき動作層２の一
部がアンダーカットされ、第４図（υに示す構造が得ら
れる。なお、このようなＶ字状のエツチング孔２ｂは、
半絶縁性基板１の結晶方位とエツチング液を適宜選択す
ることで得られる。
次に、第４図（ｅ） Ｋ示すように４動作層２の上面よ
りイオン注入技術〉利用してＶ字状のエツチング孔２ｂ
Ｋ低抵抗層２ｃを形成する。次に、第４図（ｆ） Ｋ示
すようＫ、第２絶縁性膜８０を厚く付着させ、Ｖ字状の
エツチング孔２ｂ’＆埋め、上面ｌ平坦化させる。この
ような平坦化させる技術は、ＬＳＩの製造工程で即に一
実用化されているＣＶＤ法を用いる。
りイオン注入技術〉利用してＶ字状のエツチング孔２ｂ
Ｋ低抵抗層２ｃを形成する。次に、第４図（ｆ） Ｋ示
すようＫ、第２絶縁性膜８０を厚く付着させ、Ｖ字状の
エツチング孔２ｂ’＆埋め、上面ｌ平坦化させる。この
ような平坦化させる技術は、ＬＳＩの製造工程で即に一
実用化されているＣＶＤ法を用いる。
次に、第４図（ｇ）Ｋ示すように、ソース電極３および
トンイン電極５を形成丁べき部分の第２絶縁性膜８０乞
写真製版技術とエツチングで除去し、従来と同様にオー
ム性接触を有する金属ン被看してソース電極３とドレイ
ン電極５を形成する。次に、第４図（ｈ）Ｋ示すように
、ゲート電極４を形成すべき第２絶縁性膜８０’４動作
層２の頂部２′が露出するｆでエツチングし、凹部８Ｄ
ｍを形成する。最後に、第２絶縁性膜８ｏの凹部８０ａ
Ｋゲート電極４を形成し、第４図（ｉ）に示す構造が完
成する。
トンイン電極５を形成丁べき部分の第２絶縁性膜８０乞
写真製版技術とエツチングで除去し、従来と同様にオー
ム性接触を有する金属ン被看してソース電極３とドレイ
ン電極５を形成する。次に、第４図（ｈ）Ｋ示すように
、ゲート電極４を形成すべき第２絶縁性膜８０’４動作
層２の頂部２′が露出するｆでエツチングし、凹部８Ｄ
ｍを形成する。最後に、第２絶縁性膜８ｏの凹部８０ａ
Ｋゲート電極４を形成し、第４図（ｉ）に示す構造が完
成する。
このような構造にすることにより、ゲート電極４の金属
厚みと長さは従来のものと同様であるが。
厚みと長さは従来のものと同様であるが。
動作層２と接触する部分は減少さｎ、結果的にゲート長
１１の短縮化が可能となる。この構造にょｎば、微細パ
ターンの形成は不要となり、従来は困難であったゲート
長ｔ、ｙｔｏ、ｓμｍ以下が容易に実現できる。
１１の短縮化が可能となる。この構造にょｎば、微細パ
ターンの形成は不要となり、従来は困難であったゲート
長ｔ、ｙｔｏ、ｓμｍ以下が容易に実現できる。
以上説明（りように、この発明は、ショットキ接触を形
成する動作層部分を微小間隔で形成した７字孔の隣接部
分間の頂部ヲ用いたので、ゲート電極金属部分の抵抗損
失を増大させることなくゲート長の短縮化が可能であり
、さらに、微細なパターン形成を必快としないため、実
用化が容品である大きな利点を有する。
成する動作層部分を微小間隔で形成した７字孔の隣接部
分間の頂部ヲ用いたので、ゲート電極金属部分の抵抗損
失を増大させることなくゲート長の短縮化が可能であり
、さらに、微細なパターン形成を必快としないため、実
用化が容品である大きな利点を有する。
第１図は従来側によるＧａＡｓ ＦＥＴの電極配置を示
す平面図、第２図は第１図のＡ −Ａ’線の断面図、第
３図（ａ）〜（ｈ）は従来のＧａＡｓ ＦＥＴの製造工
程を示す模式図、第４図（ａ）〜（ｉ）はこの発明の一
実施例によるＧａＡｓ ＦＥＴの製造工程を示す模式図
である。 図中、１は半絶縁性基板、２は動作層、２ａは不要動作
層、２ｂはＶ字状のエツチング孔、２ｃは低抵抗層、２
′は頂部、３はソース電極、４はゲート電極、５はドレ
イン電極、３ａ＋ ４ａ、５ａはポンディングパッド、
６はフォトレジスト、１はゲート形成用の窓、８は絶縁
体膜、８０は第２→絶縁性膜、８０ａは四部である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大台 増雄 （外２名ン 第１図 ａ 第２図 ｑ 第３図
す平面図、第２図は第１図のＡ −Ａ’線の断面図、第
３図（ａ）〜（ｈ）は従来のＧａＡｓ ＦＥＴの製造工
程を示す模式図、第４図（ａ）〜（ｉ）はこの発明の一
実施例によるＧａＡｓ ＦＥＴの製造工程を示す模式図
である。 図中、１は半絶縁性基板、２は動作層、２ａは不要動作
層、２ｂはＶ字状のエツチング孔、２ｃは低抵抗層、２
′は頂部、３はソース電極、４はゲート電極、５はドレ
イン電極、３ａ＋ ４ａ、５ａはポンディングパッド、
６はフォトレジスト、１はゲート形成用の窓、８は絶縁
体膜、８０は第２→絶縁性膜、８０ａは四部である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大台 増雄 （外２名ン 第１図 ａ 第２図 ｑ 第３図
Claims (1)
- 半導体基板上、に形成した動作層忙隣接して微少間隔で
７字孔が設けられ、これらの７字孔の隣接部分間の頂部
上にゲート電極が形成され、前記両Ｖ字孔の下部はイオ
ン注入法による低抵抗層が形成さｎ、こｊら低抵抗層に
オーム性接触するソース電極およびドレイン電極か形成
さｔ′Ｉたことを特徴とするショットキバリア型電界効
果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1854884A JPS60161676A (ja) | 1984-02-02 | 1984-02-02 | シヨツトキバリア型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1854884A JPS60161676A (ja) | 1984-02-02 | 1984-02-02 | シヨツトキバリア型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60161676A true JPS60161676A (ja) | 1985-08-23 |
Family
ID=11974680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1854884A Pending JPS60161676A (ja) | 1984-02-02 | 1984-02-02 | シヨツトキバリア型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60161676A (ja) |
-
1984
- 1984-02-02 JP JP1854884A patent/JPS60161676A/ja active Pending
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