JPH06120255A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06120255A JPH06120255A JP28501292A JP28501292A JPH06120255A JP H06120255 A JPH06120255 A JP H06120255A JP 28501292 A JP28501292 A JP 28501292A JP 28501292 A JP28501292 A JP 28501292A JP H06120255 A JPH06120255 A JP H06120255A
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- JP
- Japan
- Prior art keywords
- gate electrode
- recess structure
- resist film
- semiconductor substrate
- resist
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- Pending
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- Junction Field-Effect Transistors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Weting (AREA)
- Electron Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 工程数を増やすことなくリセス構造の幅をド
レイン側に広くしたゲート電極構造を得る。 【構成】 電界効果トランジスタのゲート電極部分の形
成において、半導体基板の上に少なくとも一層以上のレ
ジスト膜４，５を形成し、前記レジスト膜に対して電子
ビーム６や収束イオンビームが前記半導体基板の方線方
向からソース電極側に傾いた状態になるようにして描画
する。次に、形成されたレジストパタンを用い前記半導
体基板の主面上のエッチングを行い、リセス構造７を形
成しゲート電極金属を蒸着してゲート電極８を形成す
る。これにより工程数を増やすことなくリセス構造の幅
をドレイン側に広くすることができる。
レイン側に広くしたゲート電極構造を得る。 【構成】 電界効果トランジスタのゲート電極部分の形
成において、半導体基板の上に少なくとも一層以上のレ
ジスト膜４，５を形成し、前記レジスト膜に対して電子
ビーム６や収束イオンビームが前記半導体基板の方線方
向からソース電極側に傾いた状態になるようにして描画
する。次に、形成されたレジストパタンを用い前記半導
体基板の主面上のエッチングを行い、リセス構造７を形
成しゲート電極金属を蒸着してゲート電極８を形成す
る。これにより工程数を増やすことなくリセス構造の幅
をドレイン側に広くすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に電界効果トランジスタのゲート電極部分の
形成方法に関する。
に関し、特に電界効果トランジスタのゲート電極部分の
形成方法に関する。
【０００２】
【従来の技術】従来より、電界効果トランジスタの超高
速動作や低雑音特性を実現するために、ゲート長を短縮
したり、ゲート抵抗やソース抵抗の値を小さくする方法
がとられてきた。ゲート長を短くする方法としては、解
像度が得られ、微細なパタンニングを形成することが可
能な電子ビーム露光法などが用いられ、ゲート抵抗を小
さくする方法としては、多層レジスト膜の感度差を利用
し、ゲート電極の断面積を大きくする形成方法が用いら
れている。またソース抵抗を下げるためには、ゲート電
極近傍の半導体層をエッチングしたゲートリセス構造と
呼ばれる構造が用いられてきた。
速動作や低雑音特性を実現するために、ゲート長を短縮
したり、ゲート抵抗やソース抵抗の値を小さくする方法
がとられてきた。ゲート長を短くする方法としては、解
像度が得られ、微細なパタンニングを形成することが可
能な電子ビーム露光法などが用いられ、ゲート抵抗を小
さくする方法としては、多層レジスト膜の感度差を利用
し、ゲート電極の断面積を大きくする形成方法が用いら
れている。またソース抵抗を下げるためには、ゲート電
極近傍の半導体層をエッチングしたゲートリセス構造と
呼ばれる構造が用いられてきた。
【０００３】ここでは従来の電界効果トランジスタのゲ
ート電極部分の形成方法として、ＧａＡｓ化合物半導体
を用いたショットキー電界効果トランジスタ（Ｍｅｔａ
ｌＳｅｍｉｃｏｎｄｏｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ以下、ＭＥＳＦＥＴと略
す）の場合を例にとり、図４を用いて説明する。
ート電極部分の形成方法として、ＧａＡｓ化合物半導体
を用いたショットキー電界効果トランジスタ（Ｍｅｔａ
ｌＳｅｍｉｃｏｎｄｏｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ以下、ＭＥＳＦＥＴと略
す）の場合を例にとり、図４を用いて説明する。
【０００４】この製造方法については例えば、ＩＥＥＥ
ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−３４，７５３（１９８
７）に詳しい説明があり、以下のように説明されてい
る。すなわち、ＧａＡｓ化合物半導体の動作層１上にソ
ース電極２，ドレイン電極３を形成する。次に、ＰＭＭ
Ａ（ポリメチルメタクリレート）によりレジスト膜４を
形成し、前記レジスト膜４上にさらに高感度な感度特性
を持つレジスト剤ＥＢＲ−９（トリフルオロエチルクロ
ロアクリレート）でレジスト膜５を形成し多層膜とす
る。次に、基板上面から電子ビーム６により描画する
（図４（ａ））。
ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−３４，７５３（１９８
７）に詳しい説明があり、以下のように説明されてい
る。すなわち、ＧａＡｓ化合物半導体の動作層１上にソ
ース電極２，ドレイン電極３を形成する。次に、ＰＭＭ
Ａ（ポリメチルメタクリレート）によりレジスト膜４を
形成し、前記レジスト膜４上にさらに高感度な感度特性
を持つレジスト剤ＥＢＲ−９（トリフルオロエチルクロ
ロアクリレート）でレジスト膜５を形成し多層膜とす
る。次に、基板上面から電子ビーム６により描画する
（図４（ａ））。
【０００５】次に、ＭＩＢＫ（メチルイソブチルケト
ン）とＩＰＡ（イソプロパノール）からなる現像液で現
像を行い、前記レジスト膜の感度特性の違いを利用して
レジスト断面の構造がＴ型形状になったレジストパタン
を形成する。次に、前記レジストパタンを用いて前記Ｇ
ａＡｓ化合物半導体の主面のエッチングを行い、リセス
構造７を形成する（図４（ｂ））。
ン）とＩＰＡ（イソプロパノール）からなる現像液で現
像を行い、前記レジスト膜の感度特性の違いを利用して
レジスト断面の構造がＴ型形状になったレジストパタン
を形成する。次に、前記レジストパタンを用いて前記Ｇ
ａＡｓ化合物半導体の主面のエッチングを行い、リセス
構造７を形成する（図４（ｂ））。
【０００６】次に、ゲート金属としてＡｌを全面に蒸着
してリフトオフを行い、ゲートリセス構造を持つＴ型ゲ
ート電極８を形成する（図４（ｃ））。
してリフトオフを行い、ゲートリセス構造を持つＴ型ゲ
ート電極８を形成する（図４（ｃ））。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
電子ビーム露光とゲートリセス構造を用いた方法では、
微細なレジストパタンの形成によるゲート長の短縮と、
ゲートリセス構造によるソース抵抗の低減の２つを同時
に達成していた。そしてその結果、伝達コンダクタンス
の増加や高周波特性の向上を実現していた。しかしなが
ら、この構造では、ゲートとドレイン間のゲート電極近
傍に高電界部分を生じ、ドレイン耐圧が減少するという
問題があった。このことは素子が十分なドレイン耐圧を
確保できず、高出力での実用化ができないという欠点と
なっていた。
電子ビーム露光とゲートリセス構造を用いた方法では、
微細なレジストパタンの形成によるゲート長の短縮と、
ゲートリセス構造によるソース抵抗の低減の２つを同時
に達成していた。そしてその結果、伝達コンダクタンス
の増加や高周波特性の向上を実現していた。しかしなが
ら、この構造では、ゲートとドレイン間のゲート電極近
傍に高電界部分を生じ、ドレイン耐圧が減少するという
問題があった。このことは素子が十分なドレイン耐圧を
確保できず、高出力での実用化ができないという欠点と
なっていた。
【０００８】このため電界効果トランジスタを高耐圧化
する方法として、従来ではリセス構造をドレイン電極側
にずらして形成する工程と、ゲート電極を形成する工程
とを分けて行い、リセス幅をドレイン側に広くとり電界
集中を避ける構造を用いるなどしてきた。しかしながら
この方法では工程数が増えるだけでなく、微細なゲート
電極に対する目合わせも困難であった。また従来のＴ型
ゲート構造の形成方法では適用ができなかった。
する方法として、従来ではリセス構造をドレイン電極側
にずらして形成する工程と、ゲート電極を形成する工程
とを分けて行い、リセス幅をドレイン側に広くとり電界
集中を避ける構造を用いるなどしてきた。しかしながら
この方法では工程数が増えるだけでなく、微細なゲート
電極に対する目合わせも困難であった。また従来のＴ型
ゲート構造の形成方法では適用ができなかった。
【０００９】本発明の目的は、工程数を増やすことなく
リセス構造の幅をドレイン側に広くしたゲート電極構造
が得られる半導体装置の製造方法を提供することにあ
る。
リセス構造の幅をドレイン側に広くしたゲート電極構造
が得られる半導体装置の製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、レジスト膜
形成工程と、描画工程と、リセス構造形成工程とを有
し、電界効果トランジスタのゲート電極部分を形成する
半導体装置の製造方法であって、レジスト膜形成工程
は、半導体基板上に少なくとも一層以上のレジスト膜を
形成するものであり、描画工程は、前記レジスト膜に対
して電子ビーム、あるいは収束イオンビームが前記半導
体基板の法線方向からソース電極側に傾いた状態になる
ようにして描画するものであり、リセス構造形成工程
は、形成されたレジストパタンを用い、前記半導体基板
の主面上をエッチングし、リセス構造を形成するもので
ある。
め、本発明に係る半導体装置の製造方法は、レジスト膜
形成工程と、描画工程と、リセス構造形成工程とを有
し、電界効果トランジスタのゲート電極部分を形成する
半導体装置の製造方法であって、レジスト膜形成工程
は、半導体基板上に少なくとも一層以上のレジスト膜を
形成するものであり、描画工程は、前記レジスト膜に対
して電子ビーム、あるいは収束イオンビームが前記半導
体基板の法線方向からソース電極側に傾いた状態になる
ようにして描画するものであり、リセス構造形成工程
は、形成されたレジストパタンを用い、前記半導体基板
の主面上をエッチングし、リセス構造を形成するもので
ある。
【００１１】
【作用】本発明の製造方法を用いれば工程数を増やすこ
となく、ソース側のリセス幅よりもドレイン側のリセス
幅が広く形成できる。従ってソース抵抗やゲート抵抗は
従来の値のまま、ゲート電極のドレイン側で、動作層の
電界集中を避けることができる。このことにより電流電
圧特性においてピンチオフ特性の改善やドレイン耐圧の
向上を図ることができる。
となく、ソース側のリセス幅よりもドレイン側のリセス
幅が広く形成できる。従ってソース抵抗やゲート抵抗は
従来の値のまま、ゲート電極のドレイン側で、動作層の
電界集中を避けることができる。このことにより電流電
圧特性においてピンチオフ特性の改善やドレイン耐圧の
向上を図ることができる。
【００１２】
【実施例】以下、本発明について図により説明する。図
１及び図２は、本発明の実施例を説明するための模式的
断面図である。まずＧａＡｓ化合物半導体よりなる動作
層１にＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極２，ド
レイン電極３を形成する（図１（ａ））。
１及び図２は、本発明の実施例を説明するための模式的
断面図である。まずＧａＡｓ化合物半導体よりなる動作
層１にＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極２，ド
レイン電極３を形成する（図１（ａ））。
【００１３】次に電子ビーム露光用のポジ型レジスト剤
ＰＭＭＡ（ポリメチルメタクリレート）を２５０ｎｍの
厚さになるように塗布し、レジスト膜４を形成する（図
１（ｂ））。次に前記レジスト剤よりも高い感度特性を
持つレジスト剤、ＥＢＲ−９（トリフルオロエチルクロ
ロアクリレート）を用いて前記レジスト膜４上に８００
ｎｍの厚さでレジスト膜５を形成する（図１（ｃ））。
ＰＭＭＡ（ポリメチルメタクリレート）を２５０ｎｍの
厚さになるように塗布し、レジスト膜４を形成する（図
１（ｂ））。次に前記レジスト剤よりも高い感度特性を
持つレジスト剤、ＥＢＲ−９（トリフルオロエチルクロ
ロアクリレート）を用いて前記レジスト膜４上に８００
ｎｍの厚さでレジスト膜５を形成する（図１（ｃ））。
【００１４】次に従来の電子ビームの進行方向に対し前
記ＧａＡｓ化合物半導体基板を２５度傾けた状態に設置
する。このとき傾ける方向はソース電極２側に入射電子
ビーム６が傾いた形になるようにする。次にこの状態の
ままで電子ビーム６により前記レジスト膜４，５上にゲ
ート電極部分を描画する（図２（ａ））。次にこのレジ
スト膜を現像し、断面が斜めになったＴ型の形状を持つ
レジストパタンを得る（図２（ｂ））。
記ＧａＡｓ化合物半導体基板を２５度傾けた状態に設置
する。このとき傾ける方向はソース電極２側に入射電子
ビーム６が傾いた形になるようにする。次にこの状態の
ままで電子ビーム６により前記レジスト膜４，５上にゲ
ート電極部分を描画する（図２（ａ））。次にこのレジ
スト膜を現像し、断面が斜めになったＴ型の形状を持つ
レジストパタンを得る（図２（ｂ））。
【００１５】次に形成された前記レジストパタンを用
い、前記ＧａＡｓ化合物半導体基板をエッチング液にて
動作層１を２０ｎｍだけエッチングし、リセス構造７を
形成する（図２（ｃ））。次に、前記レジスト膜を形成
したＧａＡｓ半導体基板の全面に４００ｎｍのＡｌを真
空蒸着法にて形成し、リフトオフを行う。
い、前記ＧａＡｓ化合物半導体基板をエッチング液にて
動作層１を２０ｎｍだけエッチングし、リセス構造７を
形成する（図２（ｃ））。次に、前記レジスト膜を形成
したＧａＡｓ半導体基板の全面に４００ｎｍのＡｌを真
空蒸着法にて形成し、リフトオフを行う。
【００１６】以上の工程によりゲート電極の位置に対し
てリセス幅がドレイン側に広くなった構造を持つＴ型ゲ
ート電界効果トランジスタが得られる（図２（ｄ））。
てリセス幅がドレイン側に広くなった構造を持つＴ型ゲ
ート電界効果トランジスタが得られる（図２（ｄ））。
【００１７】また図３は、本発明の方法により製造され
た電界効果トランジスタと従来例のソース・ドレイン電
圧電流特性を示している。この図から明らかなように電
界効果トランジスタのドレイン耐圧が従来のＶｂ１電圧
からＶｂ２電圧へと著しく向上させることができた。同
時にドレインコンダクタンスも向上しピンチオフ特性が
良好となった。
た電界効果トランジスタと従来例のソース・ドレイン電
圧電流特性を示している。この図から明らかなように電
界効果トランジスタのドレイン耐圧が従来のＶｂ１電圧
からＶｂ２電圧へと著しく向上させることができた。同
時にドレインコンダクタンスも向上しピンチオフ特性が
良好となった。
【００１８】また本実施例では電子ビームの入射角度を
２５度としたが、入射角度を変えることによりリセス幅
のオフセットを制御することも可能である。
２５度としたが、入射角度を変えることによりリセス幅
のオフセットを制御することも可能である。
【００１９】また本実施例では基板を電子ビームの進行
方向に対し傾けて設置したが、基板を水平に設置し、電
子ビームの方を傾け斜めから入射する方法をとってもよ
い。
方向に対し傾けて設置したが、基板を水平に設置し、電
子ビームの方を傾け斜めから入射する方法をとってもよ
い。
【００２０】
【発明の効果】以上詳述したように本発明の製造方法に
よれば、リセス構造の幅をドレイン側に広くしたゲート
電極構造が得られるため、従来の性能を損ねることなく
電界効果トランジスタのドレイン耐圧やドレインコンダ
クタンスを向上させることができる。従って形成された
電界効果トランジスタの性能特性は著しく向上した。ま
た本方法は従来のＴ型ゲート電極構造にも適用が可能で
ある。
よれば、リセス構造の幅をドレイン側に広くしたゲート
電極構造が得られるため、従来の性能を損ねることなく
電界効果トランジスタのドレイン耐圧やドレインコンダ
クタンスを向上させることができる。従って形成された
電界効果トランジスタの性能特性は著しく向上した。ま
た本方法は従来のＴ型ゲート電極構造にも適用が可能で
ある。
【００２１】そして本方法によれば、リセス形成のため
の煩雑な位置合わせの工程が必要なく、製造歩留りの向
上ならびに原価低減化を図る効果がある。
の煩雑な位置合わせの工程が必要なく、製造歩留りの向
上ならびに原価低減化を図る効果がある。
【図１】本発明に係わる製造方法の一実施例を説明する
ための半導体装置の構造を示す要部断面図である。
ための半導体装置の構造を示す要部断面図である。
【図２】本発明に係わる製造方法の一実施例を説明する
ための半導体装置の構造を示す要部断面図である。
ための半導体装置の構造を示す要部断面図である。
【図３】本発明の実施例により得られた電界効果トラン
ジスタと従来例を比較して示す電圧・電流特性図であ
る。
ジスタと従来例を比較して示す電圧・電流特性図であ
る。
【図４】従来例を説明するための半導体装置の構造を示
す要部断面図である。
す要部断面図である。
１ 動作層 ２ ソース電極 ３ ドレイン電極 ４ 低感度レジスト膜 ５ 高感度レジスト膜 ６ 電子ビーム ７ リセス構造 ８ Ｔ型ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/306 Ｎ 9278−4Ｍ 7352−4Ｍ Ｈ０１Ｌ 21/30 ３６１ Ｓ
Claims (1)
- 【請求項１】 レジスト膜形成工程と、描画工程と、リ
セス構造形成工程とを有し、電界効果トランジスタのゲ
ート電極部分を形成する半導体装置の製造方法であっ
て、 レジスト膜形成工程は、半導体基板上に少なくとも一層
以上のレジスト膜を形成するものであり、 描画工程は、前記レジスト膜に対して電子ビーム、ある
いは収束イオンビームが前記半導体基板の法線方向から
ソース電極側に傾いた状態になるようにして描画するも
のであり、 リセス構造形成工程は、形成されたレジストパタンを用
い、前記半導体基板の主面上をエッチングし、リセス構
造を形成するものであることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28501292A JPH06120255A (ja) | 1992-09-30 | 1992-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28501292A JPH06120255A (ja) | 1992-09-30 | 1992-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120255A true JPH06120255A (ja) | 1994-04-28 |
Family
ID=17686010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28501292A Pending JPH06120255A (ja) | 1992-09-30 | 1992-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120255A (ja) |
-
1992
- 1992-09-30 JP JP28501292A patent/JPH06120255A/ja active Pending
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