JPH03157941A - Ｍｉｓ型半導体装置の製法 - Google Patents
Ｍｉｓ型半導体装置の製法Info
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- JPH03157941A JPH03157941A JP29782389A JP29782389A JPH03157941A JP H03157941 A JPH03157941 A JP H03157941A JP 29782389 A JP29782389 A JP 29782389A JP 29782389 A JP29782389 A JP 29782389A JP H03157941 A JPH03157941 A JP H03157941A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＩＳ型半導体装置の製法に関する。
本発明は、ＭＩＳ型半導体装置の製法において、半導体
基板の素子形成領域を非晶質化し、ゲート絶縁膜を介し
て形成したゲート電極をマスクとしてイオン注入により
ソース・ドレイン領域を形成し、次いで熱処理すること
により、固相成長による結晶回復時の２次欠陥の発生を
抑止し、リーク電流の低減化を図るようにしたものであ
る。
基板の素子形成領域を非晶質化し、ゲート絶縁膜を介し
て形成したゲート電極をマスクとしてイオン注入により
ソース・ドレイン領域を形成し、次いで熱処理すること
により、固相成長による結晶回復時の２次欠陥の発生を
抑止し、リーク電流の低減化を図るようにしたものであ
る。
また、本発明は、Ｍ Ｉ Ｓ型半導体装置の製法におい
て、半導体基板にゲート絶縁膜を介してゲート電極を形
成し、ゲート電極をマスクに不純物と炭素等の中性元素
をイオン注入してソース・ドレイン領域を形成し、次い
で熱処理することにより、同相成長による結晶回復時の
２次欠陥の発生を抑止し、リーク電流の低減化を図るよ
うにしたものである。
て、半導体基板にゲート絶縁膜を介してゲート電極を形
成し、ゲート電極をマスクに不純物と炭素等の中性元素
をイオン注入してソース・ドレイン領域を形成し、次い
で熱処理することにより、同相成長による結晶回復時の
２次欠陥の発生を抑止し、リーク電流の低減化を図るよ
うにしたものである。
従来、例えば超ＬＳＩ用のＭＩＳ型トランジスタは第３
図に示すようにして製造される。即ち、第１導電形（例
えばＰ形）の半導体基板（１）の主面に形成した選択酸
化によるフィールド絶縁膜（２）で分離された素子形成
領域（３）上に例えばＳｉＯ□等によるゲート絶縁膜（
４）を介してゲート電極（５）を形□成した後（同図Ａ
参照）、ゲート電極（５）をマスクに第２導電形（例え
ばＮ形）不純物（１４）をイオン注入して第２導電形低
濃度領域（６ａ）及び（７ａ）を形成する（同図Ｂ参照
）。次に、ゲート電極（５）の側壁に５１０２等による
サイドウオール（８）を形成し、サイドウオール（８）
を含むゲート電極（５）をマスクに第２導電形不純物（
１４）を高濃度にイオン注入して第２導電形高濃度領域
（６ｂ）及び（７ｂ）を形成しここに低濃度領域（６ａ
）（７ａ ） と高濃度領域（６ｂ） （７ｂ）によ
るソース領域（６）及びドレイン領域（７）を形成する
。しかる後に、アニール処理して活性化及び結晶回復を
なす（同図Ｃ参照）。次いで絶縁膜（９）を被着形成し
、コンタクトホールを形成した後、ソース電極（１０）
及びドレイン電極（１１）を形成して、所謂ＬＤＤ（ｌ
ｉｇｈｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造のＭＩＳ型
トランジスタ（１２）が製造される（同図り参照）。
図に示すようにして製造される。即ち、第１導電形（例
えばＰ形）の半導体基板（１）の主面に形成した選択酸
化によるフィールド絶縁膜（２）で分離された素子形成
領域（３）上に例えばＳｉＯ□等によるゲート絶縁膜（
４）を介してゲート電極（５）を形□成した後（同図Ａ
参照）、ゲート電極（５）をマスクに第２導電形（例え
ばＮ形）不純物（１４）をイオン注入して第２導電形低
濃度領域（６ａ）及び（７ａ）を形成する（同図Ｂ参照
）。次に、ゲート電極（５）の側壁に５１０２等による
サイドウオール（８）を形成し、サイドウオール（８）
を含むゲート電極（５）をマスクに第２導電形不純物（
１４）を高濃度にイオン注入して第２導電形高濃度領域
（６ｂ）及び（７ｂ）を形成しここに低濃度領域（６ａ
）（７ａ ） と高濃度領域（６ｂ） （７ｂ）によ
るソース領域（６）及びドレイン領域（７）を形成する
。しかる後に、アニール処理して活性化及び結晶回復を
なす（同図Ｃ参照）。次いで絶縁膜（９）を被着形成し
、コンタクトホールを形成した後、ソース電極（１０）
及びドレイン電極（１１）を形成して、所謂ＬＤＤ（ｌ
ｉｇｈｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造のＭＩＳ型
トランジスタ（１２）が製造される（同図り参照）。
ところで、上述のＭＩＳ型トランジスタ（１２）におい
ては、アニール処理後に、サイドウオール（８）の端部
直下に２次欠陥（１３）が形成され（第３図Ｃ参照）、
これがリーク電流の原因となってＬＳＩの消費電流を増
加させていた。この２次欠陥が形成される原因としては
、例えば半導体基板（１）とサイドウオール（８）の応
力によるものであるとの説がある。その他に、第４図Ａ
−Ｃに示すような説もある。即ち、ソース・ドレイン領
域を形成するための高濃度イオン注入を行うとそのイオ
ン注入領域（１５）では非晶質層（１６）が形成される
と共に、基板（１）との境界部に非晶質化しない注入欠
陥層（１７）が形成される。しかし、この欠陥層（１７
）の形成は基板直下方向とゲート下方向で異なるために
イオン注入後のアニール処理による固相成長で非晶質層
（１６）を回復するとき、横方向の回復速度と縦方向の
回復速度に差が生じ、その結果サイドウオール（８）端
部下に２次欠陥（１３）が残留するというものである。
ては、アニール処理後に、サイドウオール（８）の端部
直下に２次欠陥（１３）が形成され（第３図Ｃ参照）、
これがリーク電流の原因となってＬＳＩの消費電流を増
加させていた。この２次欠陥が形成される原因としては
、例えば半導体基板（１）とサイドウオール（８）の応
力によるものであるとの説がある。その他に、第４図Ａ
−Ｃに示すような説もある。即ち、ソース・ドレイン領
域を形成するための高濃度イオン注入を行うとそのイオ
ン注入領域（１５）では非晶質層（１６）が形成される
と共に、基板（１）との境界部に非晶質化しない注入欠
陥層（１７）が形成される。しかし、この欠陥層（１７
）の形成は基板直下方向とゲート下方向で異なるために
イオン注入後のアニール処理による固相成長で非晶質層
（１６）を回復するとき、横方向の回復速度と縦方向の
回復速度に差が生じ、その結果サイドウオール（８）端
部下に２次欠陥（１３）が残留するというものである。
低濃度領域（６ａ）及び（７ａ）は１９１３０ｍ−２程
度のドーズ量で形成されるので非結晶化されない。
度のドーズ量で形成されるので非結晶化されない。
尚、上側ではＬＤＤ構造のＭＩＳ型トランジスタについ
て述べたが、その他、サイドウオールを設けずゲート電
極をマスクにイオン注入してソース領域及びドレイン領
域を形成してなる通常のＭＩＳ型トランジスタにおいて
も、同様の理由でゲート電極端部下に２次欠陥が形成さ
れる。
て述べたが、その他、サイドウオールを設けずゲート電
極をマスクにイオン注入してソース領域及びドレイン領
域を形成してなる通常のＭＩＳ型トランジスタにおいて
も、同様の理由でゲート電極端部下に２次欠陥が形成さ
れる。
本発明は、上述の点に鑑み、イオン注入後のアニール処
理での２次欠陥の発生を抑止し、リーク電流の低減化を
図ることができるＭＩＳ型半導体装置の製法を提供する
ものである。
理での２次欠陥の発生を抑止し、リーク電流の低減化を
図ることができるＭＩＳ型半導体装置の製法を提供する
ものである。
本発明においては、２次欠陥の発生原因を前述の後者の
説に従い、この現象の解決を図るようにしたものである
。
説に従い、この現象の解決を図るようにしたものである
。
本発明に係るＭＩＳ型半導体装置の製法は、半導体基板
（２１）の素子形成領域（２３）を非晶質化し、Ｙ−）
絶縁膜（２４）を介してゲート電極（２５）を形成し、
このゲート電極（２５）をマスクにイオン注入によりソ
ース・ドレイン領域（２８＞ （２９）を形成し、次い
で熱処理するようになす。
（２１）の素子形成領域（２３）を非晶質化し、Ｙ−）
絶縁膜（２４）を介してゲート電極（２５）を形成し、
このゲート電極（２５）をマスクにイオン注入によりソ
ース・ドレイン領域（２８＞ （２９）を形成し、次い
で熱処理するようになす。
素子形成領域（２３）の非晶質化は、半導体基板（２１
）カシリコンであればシリコン、ゲルマニウム或は炭素
等をイオン注入することにより得られる。
）カシリコンであればシリコン、ゲルマニウム或は炭素
等をイオン注入することにより得られる。
また、本発明に係るＭＩＳ型半導体装置の製法は、半導
体基板（２１）にゲート絶縁膜（２４）を介してゲート
電極（２５）を形成し、ゲート電極（２５）をマスクに
不純物（３２）と炭素等の中性元素（３７）をイオン注
入しソース・ドレイン領域（２８） （２９）を形成し
、次いで熱処理するようになす。
体基板（２１）にゲート絶縁膜（２４）を介してゲート
電極（２５）を形成し、ゲート電極（２５）をマスクに
不純物（３２）と炭素等の中性元素（３７）をイオン注
入しソース・ドレイン領域（２８） （２９）を形成し
、次いで熱処理するようになす。
上述の第１の発明においては、半導体基板（２１）の素
子形成領域（２３）の全体を予め非晶質化した後、ゲー
ト電極（２５）をマスクにイオン注入によりソース・ド
レイン領域（２８）及び（２９）を形成し、次いで熱処
理を施すことにより、ソース・ドレイン領域（２８）及
び（２９）を含む非晶質化された領域（２３）の固相成
長が基板（２１）側から均一に起こる。このため、面相
成長による結晶回復の不均一性は生ぜず、ゲート端部下
における２次欠陥の発生が抑止され、リーク電流の低減
化が図られる。
子形成領域（２３）の全体を予め非晶質化した後、ゲー
ト電極（２５）をマスクにイオン注入によりソース・ド
レイン領域（２８）及び（２９）を形成し、次いで熱処
理を施すことにより、ソース・ドレイン領域（２８）及
び（２９）を含む非晶質化された領域（２３）の固相成
長が基板（２１）側から均一に起こる。このため、面相
成長による結晶回復の不均一性は生ぜず、ゲート端部下
における２次欠陥の発生が抑止され、リーク電流の低減
化が図られる。
また、第２の発明においては、半導体基板（２１）にゲ
ート絶縁膜（２４）及びゲート電極（２５）を形成した
後、ゲート電極（２５）をマスクに不純物（３２）と炭
素等の中性元素（３７）をイオン注入してソース・ドレ
イン領域（２８）及び（２９）を形成し、次いで熱処理
を施すことにより、面相成長による結晶回復時に中性元
素（３７）の作用で２次欠陥の発生が抑止され、同様に
リーク電流の低減化が図られる。
ート絶縁膜（２４）及びゲート電極（２５）を形成した
後、ゲート電極（２５）をマスクに不純物（３２）と炭
素等の中性元素（３７）をイオン注入してソース・ドレ
イン領域（２８）及び（２９）を形成し、次いで熱処理
を施すことにより、面相成長による結晶回復時に中性元
素（３７）の作用で２次欠陥の発生が抑止され、同様に
リーク電流の低減化が図られる。
以下、図面を参照して本発明を超ＬＳＩのＭＩＳ型トラ
ンジスタの実施例を説明する。
ンジスタの実施例を説明する。
第１図は本発明の一実施例を示す。本例においては、先
ず第１図Ａに示すように第１導電形例えばＰ形のシリコ
ン半導体基板（２１）の−主面に選択酸化によるフィー
ルド絶縁膜（２２）を形成し、このフィールド絶縁膜（
２２）により分離された素子形成領域（２３）を形成す
る。この素子形成領域（２３）の全面にシリコン（Ｓｉ
） （２６）をイオン注入して素子形成領域（２３）の
全体を非晶質化する。
ず第１図Ａに示すように第１導電形例えばＰ形のシリコ
ン半導体基板（２１）の−主面に選択酸化によるフィー
ルド絶縁膜（２２）を形成し、このフィールド絶縁膜（
２２）により分離された素子形成領域（２３）を形成す
る。この素子形成領域（２３）の全面にシリコン（Ｓｉ
） （２６）をイオン注入して素子形成領域（２３）の
全体を非晶質化する。
次に、第１ｌ８に示すように、非晶質化された素子形成
領域（２３）上に選択的に例えば８１０□等によるゲー
ト絶縁膜（２４）を介してゲート電極（２５）を形成す
る。そして、このゲート電極（２５）をマスクに素子形
成領域（２３）に第２導電形不純物即ちＮ形不純物例え
ばヒ素（八ｓ） （２７）を低濃度にイオン注入してＮ
形の低濃度領域（２８ａ）及び（２９ａ） を形成する
。
領域（２３）上に選択的に例えば８１０□等によるゲー
ト絶縁膜（２４）を介してゲート電極（２５）を形成す
る。そして、このゲート電極（２５）をマスクに素子形
成領域（２３）に第２導電形不純物即ちＮ形不純物例え
ばヒ素（八ｓ） （２７）を低濃度にイオン注入してＮ
形の低濃度領域（２８ａ）及び（２９ａ） を形成する
。
次に、第１図Ｃに示すように通常の方法によってゲート
電極（２５）の側壁に例えばＳｉＯ□によるサイドウオ
ール（３１）を形成した後、サイドウオール（３１）を
含むゲート電極（２５）をマスクにしてヒ素（Ａｓ）
（３２）を高濃度にイオン注入してＮ形の高濃度領域（
２８ｂ）及び（２９ｂ） を形成する。この低濃度領
域（２８ａ） 及び高濃度領域（２８ｂ） によって
ソース領域（２８）が形成され、低濃度領域（２９ａ）
及び高濃度領域（２９ｂ） によってドレイン領
域（２９）が形成される。
電極（２５）の側壁に例えばＳｉＯ□によるサイドウオ
ール（３１）を形成した後、サイドウオール（３１）を
含むゲート電極（２５）をマスクにしてヒ素（Ａｓ）
（３２）を高濃度にイオン注入してＮ形の高濃度領域（
２８ｂ）及び（２９ｂ） を形成する。この低濃度領
域（２８ａ） 及び高濃度領域（２８ｂ） によって
ソース領域（２８）が形成され、低濃度領域（２９ａ）
及び高濃度領域（２９ｂ） によってドレイン領
域（２９）が形成される。
次に、第１図りに示すようにアニール処理を施してソー
ス領域（２８）及びドレイン領域（２９）の活性化及び
結晶回復を行う。このアニール処理において、予め素子
形成領域（２３）の全体が非晶質化されているので、固
相成長は基板（２１）側からソース領域（２８）及びド
レイン領域（２９）を含めて素子形成領域（２３）の全
体に亘って均一に行われ、結晶回復が均一になされる。
ス領域（２８）及びドレイン領域（２９）の活性化及び
結晶回復を行う。このアニール処理において、予め素子
形成領域（２３）の全体が非晶質化されているので、固
相成長は基板（２１）側からソース領域（２８）及びド
レイン領域（２９）を含めて素子形成領域（２３）の全
体に亘って均一に行われ、結晶回復が均一になされる。
しかる後、第１ｌ８に示すように例えば８１０２等によ
る絶縁膜（３３）を被着形成しコンタクトホールを形成
した後、コンタクトホールを通してソース領域（２８）
及びドレイン領域（２９）に夫々オーミック接触するソ
ース電極（３４）及びドレイン電極（３５）を形成する
。斯くして目的のＬＤＤ構造のＭＩＳ型トランジスタ（
３６）を得る。
る絶縁膜（３３）を被着形成しコンタクトホールを形成
した後、コンタクトホールを通してソース領域（２８）
及びドレイン領域（２９）に夫々オーミック接触するソ
ース電極（３４）及びドレイン電極（３５）を形成する
。斯くして目的のＬＤＤ構造のＭＩＳ型トランジスタ（
３６）を得る。
かかる製法によれば、予め素子形成領域（２３）の全面
にシリコンをイオン注入して非晶質化して置き、ソース
・ドレイン領域となる高濃度領域（２８ｂ）及び（２９
ｂ） を形成するためのイオン注入を行った後、アニ
ール処理するので、高濃度領域（２８ｂ） 及び（２
９ｂ） を含んで非晶質化された素子形成領域（２３
）の全体が基板（２１）側より均一に固相成長される。
にシリコンをイオン注入して非晶質化して置き、ソース
・ドレイン領域となる高濃度領域（２８ｂ）及び（２９
ｂ） を形成するためのイオン注入を行った後、アニ
ール処理するので、高濃度領域（２８ｂ） 及び（２
９ｂ） を含んで非晶質化された素子形成領域（２３
）の全体が基板（２１）側より均一に固相成長される。
このため、面相成長による結晶回復の不均一性は生ぜず
、従来のようなサイドウオール（３１）端部下における
２次欠陥も発生しない。従って、従来における２次欠陥
の発生がないのでリーク電流が減少し、ＬＳＩとしての
消費電流を低減することができる。
、従来のようなサイドウオール（３１）端部下における
２次欠陥も発生しない。従って、従来における２次欠陥
の発生がないのでリーク電流が減少し、ＬＳＩとしての
消費電流を低減することができる。
第２図は本発明の他の実施例である。本例においては、
第２図Ａに示すように第１導電形例えばＰ形のシリコン
半導体基板（２１）のフィールド絶縁膜（２２）で分離
された素子形成領域（２３）にゲート絶縁膜（２４）及
びゲート電極（２５）を形成し、このゲート電極（２５
）をマスクに第２導電形不純物即ちＮ形不純物例えばＡ
ｓ （ヒ素） （２７）を低濃度ｊニイオン注入し・て
Ｎ形の低濃度領域（２８ａ）及び（２９Ｌ） を形成
する。
第２図Ａに示すように第１導電形例えばＰ形のシリコン
半導体基板（２１）のフィールド絶縁膜（２２）で分離
された素子形成領域（２３）にゲート絶縁膜（２４）及
びゲート電極（２５）を形成し、このゲート電極（２５
）をマスクに第２導電形不純物即ちＮ形不純物例えばＡ
ｓ （ヒ素） （２７）を低濃度ｊニイオン注入し・て
Ｎ形の低濃度領域（２８ａ）及び（２９Ｌ） を形成
する。
次に、第２図Ｂに示すように通常の方法によってゲート
電極（２５）の側面にＳｉＯ□等によるサイドウオール
（３１）を形成する。
電極（２５）の側面にＳｉＯ□等によるサイドウオール
（３１）を形成する。
０
次に、第２図Ｃに示すようにサイドウオール（３１）を
含むゲート電極（２５）をマスクにしてヒ素（Ａｓ）
（３２）を高濃度にイオン注入すると共に、炭素（ＣＨ
３７）をイオン注入深さ（ピーク位置）Ｒｐがヒ素（３
７）と同程度となるように５ Ｘｌ（１１５ｃ＋ｎ−２
濃度のドーズ量でイオン注入し、Ｎ形の高濃度領域（２
８ｂ）及び（２９１３） を形成する。
含むゲート電極（２５）をマスクにしてヒ素（Ａｓ）
（３２）を高濃度にイオン注入すると共に、炭素（ＣＨ
３７）をイオン注入深さ（ピーク位置）Ｒｐがヒ素（３
７）と同程度となるように５ Ｘｌ（１１５ｃ＋ｎ−２
濃度のドーズ量でイオン注入し、Ｎ形の高濃度領域（２
８ｂ）及び（２９１３） を形成する。
次に、第２図りに示すようにアニール処理を施してソー
ス領域（２８）及びドレイン領域（２９）の活性化及び
結晶回復を行う。このアニール処理時において、炭素が
イオン注入されていることにより２次欠陥の発生が抑止
される。
ス領域（２８）及びドレイン領域（２９）の活性化及び
結晶回復を行う。このアニール処理時において、炭素が
イオン注入されていることにより２次欠陥の発生が抑止
される。
しかる後、第２図Ｅに示すように例えば８１０２等によ
る絶縁膜（３３）を被着形成しコンタクトホールを形成
した後、コンタクトホールを通してソース領域（２８）
及びドレイン領域（２９）に夫々オーミック接触するソ
ース電極（３４）及びドレイン電極（３５）を形成する
。斯くして目的のＬＤＤ構造のＭＩＳ型トランジスタ（
３８）を得る。
る絶縁膜（３３）を被着形成しコンタクトホールを形成
した後、コンタクトホールを通してソース領域（２８）
及びドレイン領域（２９）に夫々オーミック接触するソ
ース電極（３４）及びドレイン電極（３５）を形成する
。斯くして目的のＬＤＤ構造のＭＩＳ型トランジスタ（
３８）を得る。
かかる製法によれば、ソース・ドレイン領域となる高濃
度領域（２８ａ）及び（２９ａ） を形成するためのイ
オン注入時に、炭素を５ ×ｌＱｌｓｃｍ−２程度イオ
ン注入することによって、その後のアニール処理で結晶
回復するときに、２次欠陥が残留せず、即ち２次欠陥の
発生を抑止することができる。従って、かかるＭＩＳ型
トランジスタ（３８）においてリーク電流を減少させる
ことができ、ＬＳＩとしての消費電流を低減することが
できる。
度領域（２８ａ）及び（２９ａ） を形成するためのイ
オン注入時に、炭素を５ ×ｌＱｌｓｃｍ−２程度イオ
ン注入することによって、その後のアニール処理で結晶
回復するときに、２次欠陥が残留せず、即ち２次欠陥の
発生を抑止することができる。従って、かかるＭＩＳ型
トランジスタ（３８）においてリーク電流を減少させる
ことができ、ＬＳＩとしての消費電流を低減することが
できる。
さらに、本発明の他の実施例としては、第１図Ａの工程
で素子形成領域（２３）に対してシリコン（２６）をイ
オン注入する代わりに、炭素を素子形成領域〈２３）の
全面に５ Ｘｌ０１５ｃｍ−２程度のドーズ量をもって
イオン注入する。以後は第１図Ｂ−Ｅの工程を経てＭＩ
Ｓ型トランジスタを製造する。この製法によれば、素子
形成領域（２３）に予め炭素をイオン注入してお（こと
により、アニール処理において第２図の場合と同様に炭
素の存在で２次欠陥の発生が抑止される。同時にこの炭
素のイオン注入で第１図Ａと同時に素子形成領域（２３
）が非晶質化されることにより、アニール処理において
固相１ 成長が基板（２１）側から均一に起こり２次欠陥の発生
を抑止する作用をも有する。従って、この場合も２次欠
陥の発生がないのでリーク電流が減少し、ＬＳＩとして
の消費電流を低減することができる。
で素子形成領域（２３）に対してシリコン（２６）をイ
オン注入する代わりに、炭素を素子形成領域〈２３）の
全面に５ Ｘｌ０１５ｃｍ−２程度のドーズ量をもって
イオン注入する。以後は第１図Ｂ−Ｅの工程を経てＭＩ
Ｓ型トランジスタを製造する。この製法によれば、素子
形成領域（２３）に予め炭素をイオン注入してお（こと
により、アニール処理において第２図の場合と同様に炭
素の存在で２次欠陥の発生が抑止される。同時にこの炭
素のイオン注入で第１図Ａと同時に素子形成領域（２３
）が非晶質化されることにより、アニール処理において
固相１ 成長が基板（２１）側から均一に起こり２次欠陥の発生
を抑止する作用をも有する。従って、この場合も２次欠
陥の発生がないのでリーク電流が減少し、ＬＳＩとして
の消費電流を低減することができる。
尚、第１図の例においてはシリコンをイオン注入して非
晶質化したが、その地上側の炭素、或はゲルマニウムを
イオン注入しても非晶質化することができる。
晶質化したが、その地上側の炭素、或はゲルマニウムを
イオン注入しても非晶質化することができる。
また、上側においては、サイドウオール（３１）を形成
してＬＤＤ構造のＭＩＳ型トランジスタの製造に適用し
たかＬＤＤ構造でない通常のＭＩＳ型トランジスタの製
造にも本発明は適用できるものである。
してＬＤＤ構造のＭＩＳ型トランジスタの製造に適用し
たかＬＤＤ構造でない通常のＭＩＳ型トランジスタの製
造にも本発明は適用できるものである。
本発明のＭＩＳ型゛型厚半導体装置法によれば、半導体
基板の素子形成領域の全体を非晶質化した後、ゲート絶
縁膜及びゲート電極を形成し、これをマスクにイオン注
入によりソース・ドレイン領域を形成し、熱処理するの
で、ソース・ドレイン２ 領域を含む非晶質化層の面相成長が基板側から均一にお
こりゲート端部下における２次欠陥の発生を抑止するこ
とができる。従って、従来のような２次欠陥の発生がな
いのでリーク電流を減少することができ、ＬＳＩとして
の消費電流を低減することができる。
基板の素子形成領域の全体を非晶質化した後、ゲート絶
縁膜及びゲート電極を形成し、これをマスクにイオン注
入によりソース・ドレイン領域を形成し、熱処理するの
で、ソース・ドレイン２ 領域を含む非晶質化層の面相成長が基板側から均一にお
こりゲート端部下における２次欠陥の発生を抑止するこ
とができる。従って、従来のような２次欠陥の発生がな
いのでリーク電流を減少することができ、ＬＳＩとして
の消費電流を低減することができる。
また、本発明の他のＭＩＳ型半導体装置の製法によれば
、半導体基板にゲート絶縁膜を介してゲート電極を形成
し、ゲート電極をマスクに不純物と炭素等の中性元素を
イオン注入してソース・ドレイン領域を形成し、次いで
熱処理するので、ソース・ドレイン領域の結晶回復にお
いて中性元素により２次欠陥の発生を抑止することがで
きる。
、半導体基板にゲート絶縁膜を介してゲート電極を形成
し、ゲート電極をマスクに不純物と炭素等の中性元素を
イオン注入してソース・ドレイン領域を形成し、次いで
熱処理するので、ソース・ドレイン領域の結晶回復にお
いて中性元素により２次欠陥の発生を抑止することがで
きる。
従って、この場合も、従来のような２次欠陥の発生がな
いのでリーク電流を減少することができ、ＬＳＩとして
の消費電流を低減することができる。
いのでリーク電流を減少することができ、ＬＳＩとして
の消費電流を低減することができる。
第１図Ａ−Ｅは本発明に係るＭＩＳ型半導体装置の製法
の一実施例を示す工程図、第２図Ａ−Ｅは本発明に係る
ＭＩＳ型半導体装置の製法の他の３ ４ 実施例を示す工程図、第３図Ａ−Ｄは従来のＭＩＳ型半
導体装置の製法の例を示す工程図、第４図Ａ−Ｃ，は２
次欠陥の発生の説明に供する要部の断面図である。 （２１）は半導体基板、（２５）はゲート電極、（２６
）はシリコンイオン、（２７） （３２）はヒ素イオン
、（２８ａ）（２９ａ） は低濃度領域、（２８ｂ）
（２９ｂ）は高濃度領域、（２８）はソース領域、（
２９）はドレイン領域、（３１）はサイドウオール、（
３７）は炭素イオンである。 代 理 人 松 隈 秀 盛 嘴だ 一 − 一 ζり −（Ｍ （’ｎ Ｍ −〕 鷺コ 「−へへ
へ〜〜〜へ ２３８− ご５ −〜１賃 噂譲梠ｉ
の一実施例を示す工程図、第２図Ａ−Ｅは本発明に係る
ＭＩＳ型半導体装置の製法の他の３ ４ 実施例を示す工程図、第３図Ａ−Ｄは従来のＭＩＳ型半
導体装置の製法の例を示す工程図、第４図Ａ−Ｃ，は２
次欠陥の発生の説明に供する要部の断面図である。 （２１）は半導体基板、（２５）はゲート電極、（２６
）はシリコンイオン、（２７） （３２）はヒ素イオン
、（２８ａ）（２９ａ） は低濃度領域、（２８ｂ）
（２９ｂ）は高濃度領域、（２８）はソース領域、（
２９）はドレイン領域、（３１）はサイドウオール、（
３７）は炭素イオンである。 代 理 人 松 隈 秀 盛 嘴だ 一 − 一 ζり −（Ｍ （’ｎ Ｍ −〕 鷺コ 「−へへ
へ〜〜〜へ ２３８− ご５ −〜１賃 噂譲梠ｉ
Claims (1)
- 【特許請求の範囲】 １、半導体基板の素子形成領域を非晶質化し、ゲート絶
縁膜を介してゲート電極を形成し、 前記ゲート電極をマスクにイオン注入によりソース・ド
レイン領域を形成し、 次いで熱処理することを特徴とするＭＩＳ型半導体装置
の製法。 ２、半導体基板にゲート絶縁膜を介してゲート電極を形
成し、 前記ゲート電極をマスクに不純物と中性元素をイオン注
入しソース・ドレイン領域を形成し、次いで熱処理する
ことを特徴とするＭＩＳ型半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29782389A JP2924016B2 (ja) | 1989-11-16 | 1989-11-16 | Ｍｉｓ型半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29782389A JP2924016B2 (ja) | 1989-11-16 | 1989-11-16 | Ｍｉｓ型半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03157941A true JPH03157941A (ja) | 1991-07-05 |
| JP2924016B2 JP2924016B2 (ja) | 1999-07-26 |
Family
ID=17851621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29782389A Expired - Fee Related JP2924016B2 (ja) | 1989-11-16 | 1989-11-16 | Ｍｉｓ型半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924016B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190849A (ja) * | 1992-01-14 | 1993-07-30 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| DE10260613A1 (de) * | 2002-12-23 | 2004-07-15 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Herstellen eines Feldeffekttransistors |
| JP2008091876A (ja) * | 2006-08-04 | 2008-04-17 | Interuniv Micro Electronica Centrum Vzw | 半導体装置の接合形成方法およびそれにより作製された半導体装置 |
| JP2008524840A (ja) * | 2004-12-17 | 2008-07-10 | アプライド マテリアルズ インコーポレイテッド | 過渡的増速拡散を削減するためのイオン注入方法 |
-
1989
- 1989-11-16 JP JP29782389A patent/JP2924016B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190849A (ja) * | 1992-01-14 | 1993-07-30 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| DE10260613A1 (de) * | 2002-12-23 | 2004-07-15 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Herstellen eines Feldeffekttransistors |
| US6806153B2 (en) | 2002-12-23 | 2004-10-19 | Advanced Micro Devices, Inc. | Method of manufacturing a field effect transistor |
| DE10260613B4 (de) * | 2002-12-23 | 2009-11-26 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Herstellen eines Feldeffekttransistors |
| DE10260613B8 (de) * | 2002-12-23 | 2010-03-04 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Herstellen eines Feldeffekttransistors |
| JP2008524840A (ja) * | 2004-12-17 | 2008-07-10 | アプライド マテリアルズ インコーポレイテッド | 過渡的増速拡散を削減するためのイオン注入方法 |
| JP2008091876A (ja) * | 2006-08-04 | 2008-04-17 | Interuniv Micro Electronica Centrum Vzw | 半導体装置の接合形成方法およびそれにより作製された半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2924016B2 (ja) | 1999-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |