CN116387155A - Igbt器件的制作方法及igbt器件 - Google Patents

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黄任生
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Abstract

本发明提出一种IGBT器件的制作方法及IGBT器件,制作方法包括:提供一第一硅片和第二硅片;在第一硅片正面制作MOSFET(IGBT正面工艺),沉积层间介质层、第一金属层以及第一硬掩膜;在第二硅片正面沉积第二硬掩膜,将第一硅片正面与第二硅片正面键合。本申请提供的IGBT器件的制作方法,在第一硅片和第二硅片形成键合之后进行第一硅片的背面工艺,此时的第一硅片不再是薄片,IGBT器件可以做到更薄。更薄的IGBT器件可以有效的解决大功率器件的散热问题;同时,在第一硅片背面进行的场终止FS区、集电极P型区制作工艺的稳定性更高。

Description

IGBT器件的制作方法及IGBT器件
技术领域
本发明属于半导体制作方法技术领域,尤其涉及一种IGBT器件的制作方法及IGBT器件。
背景技术
场终止(Field stop,简称FS)结构的IGBT(绝缘栅双极型晶体管),导通损耗低、导通压降温度系数为正,使得大功率的器件可并联使用。FS型IGBT具有FS区,其FS区是N型掺杂区,比IGBT中的N-区掺杂浓度高,其作用是高压下电场强度在该层迅速减少实现电场终止。FS型IGBT包括:IGBT的硅衬底N-区,FS区,背面P型区,背面金属层以及正面的MOSFET(金属-氧化物-半导体场效应晶体管)。目前制作FS型IGBT的方法一般是:首先在硅衬底上制作MOSFET器件,然后用研磨的方法从硅片背面去掉制作MOSFET时留下的残留层和部分硅衬底,然后用离子注入机从硅片的背面注入N型和P型杂质,采用热退火或激光退火激活注入的杂质,形成FS区和集电极区(P型区);在P型区的下表面淀积金属层。IGBT本身较薄,现有的背面加工使用专门的薄片机台对IGBT背面进行研磨,研磨后的薄片在后续工艺中容易破裂,使得后续工艺的稳定性较差,产品的良率受到影响。
发明内容
为克服现有技术其中一缺陷,本发明提供一种IGBT器件的制作方法及IGBT器件。
本发明采用的技术方案为:
一种IGBT器件的制作方法,包括以下步骤:
提供一第一硅片;
在所述第一硅片正面制作MOSFET,在MOSFET上沉积层间介质层;
在所述层间介质层中形成第一金属连接部;
在所述层间介质层上形成第一金属层;
在所述第一金属层上形成第一硬掩膜;
提供一第二硅片;
在所述第二硅片正面沉积第二硬掩膜;
将所述第一硅片正面与所述第二硅片正面键合;
在所述第一硅片背面制作场终止FS区;
在所述第一硅片背面制作集电极P型区;
在所述第一硅片背面形成背面金属。
在本申请其中一些实施例中,所述的IGBT器件的制作方法,还包括:
对所述第二硅片背面进行化学机械研磨;
在所述第二硅片背面形成孔洞,以暴露所述第一金属层;
在所述第二硅片背面及所述孔洞中沉积导电层;
在所述导电层上形成一钝化层。
在本申请其中一些实施例中,所述的IGBT器件的制作方法,还包括:
对所述第二硅片背面进行化学机械研磨;
在所述第二硅片背面形成孔洞,以暴露所述第一金属层;
沿着所述孔洞的侧壁形成阻挡层;
移除位于所述孔洞底部的所述阻挡层以暴露所述第一金属层;
在所述第二硅片背面及所述孔洞中沉积导电层;
在所述导电层上形成一钝化层。
在本申请其中一些实施例中,所述第二硅片背面研磨至厚度为5-700μm。
在本申请其中一些实施例中,在所述第一硅片背面制作场终止FS区前,对所述第一硅片背面进行化学机械研磨。
在本申请其中一些实施例中,所述第一硅片背面研磨至厚度为5-700μm。
在本申请其中一些实施例中,所述第二硅片厚度为50-800μm。
本申请还提供一种IGBT器件的制作方法,包括以下步骤:
提供一第一硅片;
在所述第一硅片正面制作MOSFET,在MOSFET上沉积层间介质层;在所述层间介质层中形成第一金属连接部;
在所述层间介质层上形成第一金属层;
在所述第一金属层上形成第一硬掩膜;
提供一第二硅片;
在所述第二硅片正面沉积第二硬掩膜;
将所述第一硅片正面与所述第二硅片正面键合;
在所述第一硅片背面制作场终止FS区;
在所述第一硅片背面制作集电极P型区;
对所述第二硅片背面进行化学机械研磨;
在所述第二硅片背面形成孔洞,以暴露所述第一金属层;
在所述第二硅片背面及所述孔洞中沉积导电层;
在所述导电层上形成一钝化层;
在所述第一硅片背面形成背面金属。
本申请还提供一种IGBT器件的制作方法,包括以下步骤:
提供一第一硅片;
在所述第一硅片正面制作MOSFET,在MOSFET上沉积层间介质层;在所述层间介质层中形成第一金属连接部;
在所述层间介质层上形成第一金属层;
在所述第一金属层上形成第一硬掩膜;
提供一第二硅片;
在所述第二硅片正面沉积第二硬掩膜;
将所述第一硅片正面与所述第二硅片正面键合;
在所述第一硅片背面制作场终止FS区;
在所述第一硅片背面制作集电极P型区;
在所述第一硅片背面形成背面金属;
对所述第二硅片背面进行化学机械研磨;
在所述第二硅片背面形成孔洞,以暴露所述第一金属层;
沿着所述孔洞的侧壁形成阻挡层;
移除位于所述孔洞底部的所述阻挡层以暴露所述第一金属层;
在所述第二硅片背面及所述孔洞中沉积导电层;
在所述导电层上形成一钝化层。
在本申请其中一些实施例中,所述第一硅片正面与所述第二硅片正面键合采用退火工艺,退火条件为:温度600℃以下,时间30min至3hrs。
本申请另一方面提供一种IGBT器件,包括:
第一硅片,所述第一硅片背面从外到内依次为:背面金属、集电极P型区及场终止FS区,所述第一硅片正面从外到内依次为:第一金属层、层间介质层和MOSFET;
所述层间介质层中具有第一金属连接部,所述第一金属连接部与所述第一金属层电性连接;
第二硅片,所述第二硅片正面形成有第二硬掩膜;
所述第二硅片正面与所述第一硅片正面键合。
在本申请其中一些实施例中,所述第二硅片背面开设有孔洞,所述孔洞暴露所述第一金属层;
所述孔洞中及所述第二硅片背面上形成有导电层;
所述导电层上形成有钝化层。
在本申请其中一些实施例中,所述孔洞的侧壁上,位于所述导电层和所述第二硅片之间还设有阻挡层。
在本申请其中一些实施例中,所述孔洞之外,位于所述导电层和所述第二硅片之间还形成有保护层。
与现有技术相比,本发明的优点和积极效果在于:本申请提供的IGBT器件的制作方法,在第一硅片和第二硅片形成键合之后进行第一硅片的背面工艺,此时的第一硅片不再是薄片,IGBT器件可以做到更薄。例如,对于大尺寸IGBT器件(12寸以上),其芯片厚度可以减薄至100μm以下。更薄的IGBT器件可以有效的解决大功率器件的散热问题。同时,在第一硅片背面进行的场终止FS区、集电极P型区制作工艺的稳定性更高。
附图说明
图1为本发明一实施例中IGBT器件的制作方法的步骤剖面示意图,其中第一硅片正面形成层间介质层和第一金属层;
图2为本发明一实施例中IGBT器件的制作方法的步骤剖面示意图,其中第一金属层上形成第一硬掩膜;
图3为本发明一实施例中IGBT器件的制作方法的步骤剖面示意图,其中第二硅片上形成第二硬掩膜;
图4为本发明一实施例中IGBT器件的制作方法的步骤剖面示意图,其中第一硅片正面与第二硅片正面键合;
图5为本发明一实施例中IGBT器件的制作方法的步骤剖面示意图,其中第二硅片背面减薄;
图6为本发明一实施例中IGBT器件的制作方法的步骤剖面示意图,其中第二硅片背面开通孔;
图7为本发明一实施例中IGBT器件的制作方法的步骤剖面示意图,其中第二硅片背面导电层形成;
图8为本发明一实施例中IGBT器件的制作方法的步骤剖面示意图,其中钝化层形成;
图9为本发明另一实施例中IGBT器件的制作方法的步骤剖面示意图,其中孔洞的侧壁形成阻挡层;
图10为本发明另一实施例中IGBT器件的制作方法的步骤剖面示意图,其中第二硅片背面导电层形成;
图11为本发明另一实施例中IGBT器件的制作方法的步骤剖面示意图,其中钝化层形成;
图12为本发明一实施例中IGBT器件的制作方法的步骤剖面示意图,其中第一硅片正面减薄;
图13为本发明一实施例中IGBT器件的制作方法的步骤剖面示意图,其中第一硅片背面注入N型离子;
图14为本发明一实施例中IGBT器件的制作方法的步骤剖面示意图,其中第一硅片背面注入P型离子;
图15为本发明一实施例中IGBT器件的制作方法的步骤剖面示意图,其中背面金属形成;
图16为本发明另一实施例中IGBT器件的制作方法的步骤剖面示意图,其中背面金属形成;
图17为本发明一实施例中IGBT器件的制作方法的流程示意图;
图18为本发明另一实施例中IGBT器件的制作方法的流程示意图;
图中:
100、第一硅片;101、场终止FS区;102、集电极P型区;110、MOSFET;120、层间介质层;121、第一金属连接部;130、第一金属层;140、第一硬掩膜;150、背面金属;200、第二硅片;201、孔洞;210、第二硬掩膜;220、保护层;230、导电层;240、钝化层。
具体实施方式
下面将对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
本发明实施例提供了一种IGBT器件的制作方法,包括以下步骤:
提供一第一硅片;
在第一硅片正面制作MOSFET,在MOSFET上沉积层间介质层;
在层间介质层中形成第一金属连接部;
在层间介质层上形成第一金属层;
在第一金属层上形成第一硬掩膜;
提供一第二硅片;
在第二硅片正面沉积第二硬掩膜;
将第一硅片正面与第二硅片正面键合;
在第一硅片背面制作场终止FS区;
在第一硅片背面制作集电极P型区;
在第一硅片背面形成背面金属。
本申请提供的IGBT器件的制作方法,在第一硅片和第二硅片形成键合之后进行第一硅片的背面工艺,此时的第一硅片不再是薄片,IGBT器件可以做到更薄。例如,对于大尺寸IGBT器件(12寸以上),其芯片厚度可以减薄至100μm以下。更薄的IGBT器件可以有效的解决大功率器件的散热问题。同时,在第一硅片背面进行的场终止FS区、集电极P型区制作工艺的稳定性更高。
图1至图16为本发明一实施例中制作IGBT器件的方法步骤剖面示意图。首先,如图1所示,提供一第一硅片100,在第一硅片正面制作MOSFET110。第一硅片100可以是硅基底、含硅基底或硅覆绝缘基底等半导体基底。第一硅片正面制作MOSFET的方法可以是已知的方法。例如,在第一硅片正面形成层间介电层,层间介电层内形成有一栅极沟槽;在栅极沟槽内形成栅极介电层;在栅极介电层上形成一栅极电极;再进行一平坦化制作工艺,移除位于层间介电层上的栅极介电层材料以及栅极电极材料。为了调节MOSFET的阈值电压,制作MOSFET的方法还以包括阈值电压调节的工艺,例如,功函数层形成工艺、沟道区域掺杂制作工艺等。制作MOSFET的方法还以包括源极漏极外延工艺、栅极侧壁氧化层制作工艺等。
图1中还示出了层间介质层120。该层间介质层120形成在MOSFET110上,例如,可以通过任何本领域已知合适的方法,如旋涂、化学汽相沉积(CVD)和等离子体增强CVD(PECVD),由低-K电介质材料形成,例如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、SiOxCy、碳化硅、氮化硅、氮化铝、氧化铝材料等。
接着,在层间介质层120中形成第一金属连接部121。第一金属连接部由金属材料或金属化合物材料形成,例如铜(Cu)、钴(Co)、铝(Al)、钨(W)、钛(Ti)、氮化钛(TiN)、铊(Ta)、氮化铊(TaN)等。具体地,在层间介质层中形成第一金属连接部的方法为:在层间介质层上先形成一图案化掩模,再经过一蚀刻制作工艺,在层间介质层上形成通槽,然后在通槽中沉积第一金属连接部材料,再进行化学机械研磨去除层间介质层表面的第一金属连接部材料。在层间介质层中形成的第一金属连接部与层间介质层下方的晶体管电路电性连接。
图1中还示出了在层间介质层120上形成第一金属层130。第一金属层130与第一金属连接部121电性连接。第一金属层由金属材料或金属化合物材料形成,例如铜(Cu)、钴(Co)、铝(Al)、钨(W)、钛(Ti)、氮化钛(TiN)、铊(Ta)、氮化铊(TaN)等。第一金属层的形成可以采用物理气相沉积法和化学气相沉积法,也可以采用电镀法。第一金属连接部材质为金属或金属化合物,例如可以是铜(Cu),钴(Co),铝(Al),钨(W),钛(Ti),氮化钛(TiN),铊(Ta),氮化铊(TaN)。
然后,参考图2,在第一金属层130上形成第一硬掩膜140。第一硬掩膜由氮化硅(SiN),二氧化硅(SiO2),碳化硅(SiC),氮化铝(AlN),氧化铝(AlO)等材料形成。形成第一硬掩膜的方法可以为化学气相沉积法,例如等离子体辅助化学气相沉积法或低压化学气相沉积法。
如图3所示,提供一第二硅片200。第二硅片200可以是硅基底、含硅基底或硅覆绝缘基底等半导体基底。第二硅片厚度可以为50-800μm。然后,参考图3,在第二硅片200正面形成第二硬掩膜210。第二硬掩膜由氮化硅(SiN),二氧化硅(SiO2),碳化硅(SiC),氮化铝(AlN),氧化铝(AlO)等材料形成。形成第二硬掩膜的方法可以为化学气相沉积法,例如等离子体辅助化学气相沉积法或低压化学气相沉积法。
接着,参考图4,将第一硅片100正面与第二硅片200正面键合。具体地,以第一硅片100正面,位于最外层的第一硬掩膜140作为其中一键合表面;第二硅片200正面,位于最外层的第二硬掩膜210作为另一键合表面,实现第一硅片100正面与第二硅片200正面键合。第一硅片正面与第二硅片正面键合采用退火工艺,退火条件为:温度600℃以下,时间30min至3hrs。
在将第一硅片100正面和第二硅片200正面键合之前,先对第一硅片正面的第一硬掩膜140和第二硅片正面的第二硬掩膜210进行化学机械研磨,控制键合表面的平整度,有利于后续的键合工艺。再将第一硅片100正面与第二硅片200正面相对准进行键合。第一硬掩膜140和第二硬掩膜210之间形成了介质-介质键合。根据第一硬掩膜和第二硬掩膜的材质选择,第一硬掩膜140和第二硬掩膜210之间的介质-介质键合可以是:SiO2-SiO2,Si-Si,SiC-SiC,SiN-SiN,SiO2-Si,SiO2-SiN等等。
接着,在第二硅片背面进行通孔工艺,将第一硅片正面的晶体管电路通过通孔中填充的导电材料连接至第二硅片背面。第二硅片背面通孔工艺也可以在第一硅片背面完成背面金属工艺之后进行。
参考图5至8所示,第二硅片背面形成通孔工艺包括:对第二硅片200背面进行化学机械研磨;在第二硅片200背面形成孔洞201,以暴露第一金属层130;在第二硅片200背面及孔洞201沉积导电层230;在导电层230上形成一钝化层240。孔洞201穿透第二硅片200、第二硬掩膜210以及第一硬掩膜140。
参考图5、图6、图9至11所示,为第二硅片背面通孔工艺流程。首先,如图5所示,对第二硅片200背面进行化学机械研磨。第二硅片研磨至厚度为5-700μm。然后,如图5所示,可选地,在第二硅片200背面沉积一层保护层220,以保护其覆盖的第二硅片200在后续工艺中不再被刻蚀。接着,参考图5所示,在第二硅片200背面形成图案化的硬掩模层,然后以硬掩模层为掩模,对第二硅片200背面进行刻蚀以去除后续用于形成孔洞201部分的保护层220,然后交替地引入刻蚀性气体和保护性气体,交替地对第二硅片200背面进行蚀刻和对蚀刻后形成的侧壁进行保护,直至形成预定尺寸的孔洞201。或者,在孔洞201形成之前,先不沉积保护层220,在孔洞201形成之后,在第二硅片200背面除孔洞以外的部分沉积一层保护层220。保护层的材料可以是SiC、SiN、SiCN或者它们的混合物。刻蚀形成孔洞的方法可以采用深反应性离子刻蚀工艺。
然后,如图9所示,在第二硅片200背面、孔洞201表面形成阻挡层212。阻挡层可以改善消除孔洞周围的应力,防止应力造成结构缺陷。阻挡层的材料可以包括氧化硅、氮化硅。本实施例中,形成阻挡层的方法可以为等离子体辅助化学气相沉积法或低压化学气相沉积法。本实施例中,阻挡层形成在孔洞的表面,孔洞的表面既包括孔洞底部表面,又包括孔洞内侧壁表面。
接着,如图9所示,移除位于孔洞201底部的阻挡层212以暴露第一金属层130。具体地,对第二硅片背面进行湿法刻蚀,改善第二硅片背面均匀性和粗糙度的同时,对第二硅片进行进一步减薄,直至孔洞底部的第一金属层被暴露出来,便于第一金属层与后续形成的通孔电性连接。湿法刻蚀的刻蚀液可以选用,例如,KOH、HF和硝酸的混合液,TMAH溶剂。
参考图10,在第二硅片200背面及孔洞201中形成导电层230。本实施例中,导电层的材料为铜。导电层可以采用物理气相沉积法和化学气相沉积法,也可以采用电镀法。需要说明的是,在本申请的其它实施例中,导电层的材料可以为其它金属或金属化合物,例如钴(Co)、铝(Al)、钨(W)、钛(Ti)、氮化钛(TiN)、铊(Ta)、氮化铊(TaN)等。
其中,在阻挡层形成之后,可对阻挡层进行平坦化工艺,以使阻挡层与第二硅片背面保持一定的平坦度;在导电层形成之后,可对导电层进行平坦化工艺。本实施例中,可以采用化学机械研磨对导电层和阻挡层进行平坦化,化学机械研磨能够精确和均匀地将相应结构平坦至所需厚度和平坦度。对于形成有保护层的第二硅片背面,保护层也可以通过平坦化工艺使其表面保持相应的平坦度。
如图11所示,在导电层230上形成一钝化层240。具体地,可通过以下步骤形成:在第二硅片背面形成图案化的掩模层,然后以掩模层为掩模,在位于孔洞中的导电层上沉积一层钝化层。然后,移除掩模层,在第二硅片背面沉积钝化层。钝化层的材料可以是氧化硅、硅碳氮。
参考图12,本实施例提供的IGBT器件的制作方法,在第一硅片100背面制作场终止FS区前,对第一硅片100背面进行化学机械研磨。第一硅片研磨至厚度为5-700μm。第一硅片键合至第二硅片上,因此,可以通过化学机械研磨对其进行减薄;同时,减薄工艺所能减薄第一硅片的程度得到了提升,可以获得更薄的第一硅片,最终获得更薄的IGBT器件。另外,减薄工艺造成的破片现象大为减少。第一硅片的减薄工艺无需额外的薄片机台,节约了IGBT器件的制作成本。
接着,参考图13,在第一硅片100背面制作场终止FS区。在本实施例中,通过在第一硅片背面注入N型离子和后续的高温扩散形成场终止FS区。在第一硅片背面注入N型离子,例如磷(P)、砷(As)、锑(Sb)、硫(S)或硒(Se)。
然后,参考图14,在第一硅片100背面制作集电极P型区。在第一硅片背面离子注入集电极所需Р型杂质。第一硅片背面离子注入集电极所需Р型杂质,例如硼(B)、二氟化硼(BF2)、铟(In)。
接着,低温退火使得N型杂质和P型杂质完成扩散。调节温度和时间,使N型杂质扩散到所需厚度,参考图18,形成场终止FS区101和集电极P型区102,同时完成N型杂质和Р型杂质的激活。退火温度选在300℃-600℃之间,退火时间0.5h-4h。
然后,参考图15,在第一硅片100背面进行背面金属工艺,形成背面金属150。在第一硅片100背面淀积背面金属150,即形成铝(Al)、钛(Ti)、镍(Ni)以及银(Ag)的背面金属,最终形成的背面金属的厚度为2000-8000埃。
如图15和16所示,本申请第二种实施例提供一种IGBT器件,包括:
第一硅片100,第一硅片100背面从外到内依次为:背面金属150、集电极P型区102及场终止FS区101,第一硅片正面从外到内依次为:层间介质层120和MOSFET110;
第二硅片200,第二硅片200正面与第一硅片100正面键合。
本实施例中,第一硅片背面可研磨至厚度为5-700μm。本申请提供的IGBT器件,第一硅片和第二硅片之间形成键合,第一硅片的厚度可以更薄,因此IGBT器件可以做到更薄。例如,对于大尺寸IGBT器件(12寸以上),其芯片厚度可以减薄至100μm以下。更薄的IGBT器件可以有效的解决大功率器件的散热问题。同时,在第一硅片背面进行的场终止FS区、集电极P型区制作工艺的稳定性更高。
本实施例中,第二硅片背面研磨至厚度为5-700μm。第二硅片可以是硅基底、含硅基底或硅覆绝缘基底等半导体基底。
如图15和图16所示,第一硅片100正面,层间介质层120上,依次形成有第一金属层130和第一硬掩膜140;层间介质层120中具有第一金属连接部121,第一金属连接部121与第一金属层130电性连接;
第二硅片200正面形成有第二硬掩膜210,第二硬掩膜210与第一硬掩膜140键合。
第一硅片正面与第二硅片正面的键合,通过将第一硅片正面与第二硅片正面相对准,然后进行键合。第一硬掩膜和第二硬掩膜之间可以形成介质-介质的键合。
第一硬掩膜和第二硬掩膜由氮化硅(SiN),二氧化硅(SiO2),碳化硅(SiC),氮化铝(AlN),氧化铝(AlO)等材料形成。第一金属连接部为金属或金属化合物,例如可以是铜(Cu),钴(Co),铝(Al),钨(W),钛(Ti),氮化钛(TiN),铊(Ta),氮化铊(TaN)。
如图6、15和16所示,第二硅片200背面开设有孔洞201,孔洞201暴露第三金属连接部211;孔洞201中及第二硅片200背面上形成有导电层230;导电层230上形成有钝化层240。
如图16所示,孔洞201的侧壁上,位于导电层230和第二硅片200之间还设有阻挡层212。阻挡层可以改善消除孔洞周围的应力,减少因应力造成的结构缺陷。
如图15和图16所示,孔洞201之外,位于导电层230和第二硅片200之间还形成有保护层220。在第二硅片200背面沉积一层保护层220,以保护其覆盖的第二硅片200在IGBT制作工艺中不再被刻蚀。
如图17所示,为本申请一实施例提供的制作IGBT器件的方法的步骤流程示意图。该方法包括以下步骤:
提供一第一硅片,在第一硅片正面制作MOSFET,在MOSFET上沉积层间介质层;在层间介质层中形成第一金属连接部;在层间介质层上形成第一金属层;
在第一金属层上形成第一硬掩膜;
提供一第二硅片;在第二硅片正面沉积第二硬掩膜;
对第一硅片正面进行化学机械研磨;
对第二硅片正面进行化学机械研磨
将第一硅片正面与第二硅片正面键合;
对第一硅片背面进行化学机械研磨;
在第一硅片背面注入场终止FS区所需N型离子、注入集电极P型区所需P型离子;然后,低温退火,形成场终止FS区及集电极P型区;
在第一硅片背面进行背面金属工艺;
对第二硅片背面进行化学机械研磨;
在第二硅片背面形成孔洞;
在第二硅片背面及孔洞沉积导电层;
在导电层上沉积钝化层。
如图18所示,为本申请一实施例提供的制作IGBT器件的方法的步骤流程示意图。该方法包括以下步骤:
提供一第一硅片,在第一硅片正面制作MOSFET,在MOSFET上沉积层间介质层;在层间介质层中形成第一金属连接部;在层间介质层上形成第一金属层;
在第一金属层上形成第一硬掩膜;
提供一第二硅片;在第二硅片正面沉积第二硬掩膜;
对第一硅片正面进行化学机械研磨;
对第二硅片正面进行化学机械研磨
将第一硅片正面与第二硅片正面键合;
对第一硅片背面进行化学机械研磨;
在第一硅片背面注入场终止FS区所需N型离子、注入集电极P型区所需P型离子;然后,低温退火,形成场终止FS区及集电极P型区;
对第二硅片背面进行化学机械研磨;
在第二硅片背面形成孔洞;在第二硅片背面及孔洞沉积导电层;在导电层上沉积钝化层;
在第一硅片背面进行背面金属工艺。

Claims (14)

1.一种IGBT器件的制作方法,其特征在于,包括以下步骤:
提供一第一硅片;
在所述第一硅片正面制作MOSFET,在所述MOSFET上沉积层间介质层;
在所述层间介质层中形成第一金属连接部;
在所述层间介质层上形成第一金属层;
在所述第一金属层上形成第一硬掩膜;
提供一第二硅片;
在所述第二硅片正面沉积第二硬掩膜;
将所述第一硅片正面与所述第二硅片正面键合;
在所述第一硅片背面制作场终止FS区;
在所述第一硅片背面制作集电极P型区;
在所述第一硅片背面形成背面金属。
2.如权利要求1所述的IGBT器件的制作方法,其特征在于,还包括:
对所述第二硅片背面进行化学机械研磨;
在所述第二硅片背面形成孔洞,以暴露所述第一金属层;
在所述第二硅片背面及所述孔洞中沉积导电层;
在所述导电层上形成一钝化层。
3.如权利要求1所述的IGBT器件的制作方法,其特征在于,还包括:
对所述第二硅片背面进行化学机械研磨;
在所述第二硅片背面形成孔洞,以暴露所述第一金属层;
沿着所述孔洞的侧壁形成阻挡层;
移除位于所述孔洞底部的所述阻挡层以暴露所述第一金属层;
在所述第二硅片背面及所述孔洞中沉积导电层;
在所述导电层上形成一钝化层。
4.如权利要求2或3所述的IGBT器件的制作方法,其特征在于,所述第二硅片背面研磨至厚度为5-700μm。
5.如权利要求1所述的IGBT器件的制作方法,其特征在于,在所述第一硅片背面制作场终止FS区前,对所述第一硅片背面进行化学机械研磨。
6.如权利要求5所述的IGBT器件的制作方法,其特征在于,所述第一硅片背面研磨至厚度为5-700μm。
7.如权利要求1所述的IGBT器件的制作方法,其特征在于,所述第二硅片厚度为50-800μm。
8.一种IGBT器件的制作方法,其特征在于,包括以下步骤:
提供一第一硅片;
在所述第一硅片正面制作MOSFET,在所述MOSFET上沉积层间介质层;
在所述层间介质层中形成第一金属连接部;
在所述层间介质层上形成第一金属层;
在所述第一金属层上形成第一硬掩膜;
提供一第二硅片;
在所述第二硅片正面沉积第二硬掩膜;
将所述第一硅片正面与所述第二硅片正面键合;
在所述第一硅片背面制作场终止FS区;
在所述第一硅片背面制作集电极P型区;
对所述第二硅片背面进行化学机械研磨;
在所述第二硅片背面形成孔洞,以暴露所述第一金属层;
在所述第二硅片背面及所述孔洞中沉积导电层;
在所述导电层上形成一钝化层;
在所述第一硅片背面形成背面金属。
9.一种IGBT器件的制作方法,其特征在于,包括以下步骤:
提供一第一硅片;
在所述第一硅片正面制作MOSFET,在MOSFET上沉积层间介质层;
在所述层间介质层中形成第一金属连接部;
在所述层间介质层上形成第一金属层;
在所述第一金属层上形成第一硬掩膜;
提供一第二硅片;
在所述第二硅片正面沉积第二硬掩膜;
将所述第一硅片正面与所述第二硅片正面键合;
在所述第一硅片背面制作场终止FS区;
在所述第一硅片背面制作集电极P型区;
在所述第一硅片背面形成背面金属;
对所述第二硅片背面进行化学机械研磨;
在所述第二硅片背面形成孔洞,以暴露所述第一金属层;
沿着所述孔洞的侧壁形成阻挡层;
移除位于所述孔洞底部的所述阻挡层以暴露所述第一金属层;
在所述第二硅片背面及所述孔洞中沉积导电层;
在所述导电层上形成一钝化层。
10.如权利要求1或8或9所述的IGBT器件的制作方法,其特征在于,所述第一硅片正面与所述第二硅片正面键合采用退火工艺,退火条件为:温度600℃以下,时间30min至3hrs。
11.一种IGBT器件,其特征在于,包括:
第一硅片,所述第一硅片背面从外到内依次为:背面金属、集电极P型区及场终止FS区,所述第一硅片正面从外到内依次为:第一金属层、层间介质层和MOSFET;
所述层间介质层中具有第一金属连接部,所述第一金属连接部与所述第一金属层电性连接;
第二硅片,所述第二硅片正面形成有第二硬掩膜;
所述第二硅片正面与所述第一硅片正面键合。
12.如权利要求11所述的IGBT器件,其特征在于:
所述第二硅片背面开设有孔洞,所述孔洞暴露所述第一金属层;
所述孔洞中及所述第二硅片背面上形成有导电层;
所述导电层上形成有钝化层。
13.如权利要求12所述的IGBT器件,其特征在于:
所述孔洞的侧壁上,位于所述导电层和所述第二硅片之间还设有阻挡层。
14.如权利要求12或13所述的IGBT器件,其特征在于:
所述孔洞之外,位于所述导电层和所述第二硅片之间还形成有保护层。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117497407A (zh) * 2023-12-28 2024-02-02 物元半导体技术(青岛)有限公司 Igbt器件的形成方法及igbt器件
CN117497407B (zh) * 2023-12-28 2024-04-09 物元半导体技术(青岛)有限公司 Igbt器件的形成方法及igbt器件
CN117497411A (zh) * 2023-12-29 2024-02-02 物元半导体技术(青岛)有限公司 制作igbt的方法及igbt半导体结构
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