KR20050090882A - 방열판을 갖는 반도체 패키지 및 그를 이용한 적층 패키지 - Google Patents

방열판을 갖는 반도체 패키지 및 그를 이용한 적층 패키지 Download PDF

Info

Publication number
KR20050090882A
KR20050090882A KR1020040016179A KR20040016179A KR20050090882A KR 20050090882 A KR20050090882 A KR 20050090882A KR 1020040016179 A KR1020040016179 A KR 1020040016179A KR 20040016179 A KR20040016179 A KR 20040016179A KR 20050090882 A KR20050090882 A KR 20050090882A
Authority
KR
South Korea
Prior art keywords
pad
ground
dummy
semiconductor package
package
Prior art date
Application number
KR1020040016179A
Other languages
English (en)
Other versions
KR100585226B1 (ko
Inventor
이종주
송영희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040016179A priority Critical patent/KR100585226B1/ko
Priority to US11/065,822 priority patent/US7317247B2/en
Publication of KR20050090882A publication Critical patent/KR20050090882A/ko
Application granted granted Critical
Publication of KR100585226B1 publication Critical patent/KR100585226B1/ko

Links

Classifications

    • E—FIXED CONSTRUCTIONS
    • E01—CONSTRUCTION OF ROADS, RAILWAYS, OR BRIDGES
    • E01H—STREET CLEANING; CLEANING OF PERMANENT WAYS; CLEANING BEACHES; DISPERSING OR PREVENTING FOG IN GENERAL CLEANING STREET OR RAILWAY FURNITURE OR TUNNEL WALLS
    • E01H1/00—Removing undesirable matter from roads or like surfaces, with or without moistening of the surface
    • E01H1/005—Mobile installations, particularly for upkeeping in situ road or railway furniture, for instance road barricades, traffic signs; Mobile installations particularly for upkeeping tunnel walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1088—Arrangements to limit the height of the assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Architecture (AREA)
  • Civil Engineering (AREA)
  • Structural Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 적층 패키지로 구현할 수 있는 방열판을 갖는 반도체 패키지와, 그 반도체 패키지를 이용한 적층 패키지에 관한 것으로, 2층 이상의 금속 배선층이 형성된 배선기판 위에 반도체 칩이 페이스다운 형태로 실장되고, 반도체 칩 외측의 배선기판 가장자리 영역을 따라서 외부접속단자들을 형성하여 반도체 패키지 상태 또는 반도체 패키지 적층 상태에서 반도체 칩 배면에 위치하는 방열판과 배선기판 상부면의 접지 패드를 서로 연결시켜 패키지 스케일의 접지된 방열판을 갖는 반도체 패키지 및 그를 이용한 적층 패키지를 제공한다. 따라서 반도체 칩은 반도체 칩이 실장되는 배선기판과, 반도체 칩의 배면에 위치하는 방열판과, 반도체 칩을 사이에 두고 방열판과 배선기판을 연결하는 접지 단자를 포함하여 반도체 칩을 둘러싸는 외부접속단자가 일종의 메탈 실딩 박스(metal shielding box)를 형성하기 때문에, 일차적으로 반도체 패키지 내부의 반도체 칩을 외부환경으로부터 물리적/기계적으로 안정적으로 보호할 수 있고, 2차적으로 반도체 칩의 외측이 공기 중에 노출되고 반도체 칩의 배면에 부착된 방열판을 통하여 반도체 칩에서 발생되는 열을 효과적으로 방출시킬 수 있다. 아울러 접지된 방열판이 반도체 칩을 둘러싸는 형태를 갖기 때문에, EMI를 포함한 고주파 전기잡음 특성을 개선할 수 있는 장점을 갖고 있다.

Description

방열판을 갖는 반도체 패키지 및 그를 이용한 적층 패키지{Semiconductor package having heat spreader and stack package using the same}
본 발명은 반도체 패키지 및 그를 이용한 적층 패키지에 관한 것으로, 더욱 상세하게는 3차원으로 적층할 수 있는 방열판을 갖는 반도체 패키지 및 그를 이용한 적층 패키지에 관한 것이다.
오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화 되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 설정을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 기술이며, 이에 따라 근래에 개발된 패키지 중의 하나가 칩 스케일 패키지(Chip Scale Package; CSP)라 할 수 있다. 칩 스케일 패키지는 반도체 칩 크기 수준의 소형화된 반도체 패키지를 제공한다.
반도체 패키지의 소형화와 더불어 대용량화도 요구하고 있다. 하지만 반도체 칩의 용량을 증대시키기 위해서는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 제조해 넣는 기술이 요구되는 데, 이와 같은 기술은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근에 현재 개발된 반도체 칩 또는 반도체 패키지를 이용하여 고집화를 구현할 수 있는 방법 예컨대, 반도체 칩을 3차원으로 적층한 적층 칩 패키지나 반도체 패키지를 3차원으로 적층한 적층 패키지에 대한 연구가 활발히 진행되고 있다.
복수개의 반도체 칩을 3차원으로 적층하여 제조된 3차원 적층 칩 패키지는 고집적화를 이룰 수 있는 동시에 반도체 제품의 경박단소화에 대한 대응성도 뛰어나지만, 적층된 반도체 칩들에 대한 신뢰성 확보가 되지 않을 경우 수율이 떨어지는 문제점을 안고 있다. 즉, 적층된 반도체 칩 중에서 하나라도 불량인 반도체 칩이 포함될 경우 불량 처리되며, 수리작업이 불가능하다.
반면에 복수개의 단위 패키지를 3차원으로 적층하여 제조된 3차원 적층 패키지는 적층 칩 패키지에 비해서 두께가 두꺼운 문제점은 있지만, 고집적화를 이룰 수 있고, 신뢰성 검사가 완료된 단위 패키지를 사용함으로써 3차원으로 적층한 적층 패키지의 수율이 떨어지는 문제점을 극복할 수 있다.
고속화 및 고성능화에 적합한 반도체 패키지는 구동 중에 다량의 열이 발생되고, 발생된 열은 반도체 패키지의 성능을 떨어뜨리는 요인으로 작용하기 때문에, 열방출특성을 향상시키기 위해서 한국공개특허공보 제2000-28359호, 미국특허 제6,410,988호 및 제6,486,554호 등에 개시된 바와 같이, 반도체 패키지에 방열판을 부착한다.
그런데 기존의 방열판은 반도체 패키지의 수지 봉합부 또는 반도체 칩의 배면에 단순 부착된 구조를 갖기 때문에, 열방출특성은 향상시킬 수 있지만 전기적 성능 측면에서는 도움이 되지 않는다. 오히려 금속재의 방열판이 패치 안테나(patch antenna) 역할을 하기 때문에, 전자파 간섭 측면에서는 불리한다.
이와 같은 방열판 사용에 따른 전기적 성능이 떨어지는 것을 방지하고, 더 나아가 방열판 사용으로 전기적 성능을 향상시키기 위해서, 방열판을 반도체 패키지의 접지 단자에 접지시키는 기술이 일본공개특허공보 제2000-114413호, 한국특허공개공보 제2002-76837호 및 제2003-41653호 등에 개시되어 있다.
그런데 전술된 바와 같은 접지된 방열판을 갖는 반도체 패키지는 단독으로 사용될 때는 상관이 없지만, 대용량화를 위한 적층 패키지로의 구현은 현재의 구조로는 쉽지 않다. 즉, 접지된 방열판을 갖는 반도체 패키지 적층시, 적층 반도체 패키지는 피적층 반도체 패키지의 방열판 위에 적층을 하게 되는데, 피적층 반도체 패키지와 적층 반도체 패키지 사이에 별도의 전기적 연결 수단을 사용하지 않고는 전기적 연결이 쉽지 않은 문제점을 안고 있다. 별도의 전기적 연결 수단을 사용할 경우 적층 패키지의 두께가 두꺼워지거나 차지하는 면적이 증가할 수 있는 등의 부가적인 문제가 발생될 수 있다.
따라서, 본 발명의 목적은 적층이 가능한 방열판을 갖는 반도체 패키지 및 그를 이용한 적층 패키지를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 바람직한 제 1 실시 양태에 따른 적층 패키지용 방열판을 갖는 반도체 패키지는, 활성면에 복수개의 전극 패드가 형성된 반도체 칩과; 상부면과, 상기 상부면에 반대되는 하부면을 가지며, 상기 상부면에 상기 반도체 칩의 활성면이 부착되어 상기 전극 패드가 전기적으로 연결되며, 상기 반도체 칩 외곽의 상기 하부면에 형성된 볼 패드와, 상기 볼 패드와 연결되어 상기 볼 패드 위의 상기 상부면에 형성된 접속 패드를 갖는 배선기판과; 상기 반도체 칩의 배면에 부착되며 상기 배선기판의 상부면을 덮는 방열판과; 상기 배선기판의 볼 패드에 형성된 접지 단자와 신호 단자를 포함하는 외부접속단자;를 포함하며,
상기 배선기판의 접속 패드는 상기 접지 단자와 연결되는 접지 접속 패드와, 상기 신호 단자와 연결되는 신호 접속 패드를 포함하고,
상기 방열판의 외곽에는 상기 신호 접속 패드가 노출될 수 있는 요부가 형성되고, 상기 접지 접속 패드를 덮는 철부가 형성되며, 상기 철부에는 상기 접지 접속 패드가 노출되게 접지 구멍이 형성된 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지를 제공한다.
본 발명에 따른 반도체 칩은 배선기판과 와이어 본딩 방법이나 플립 칩 본딩 방법으로 연결할 수 있다.
본 발명에 따른 볼 패드는 접지 패드와 신호 패드가 형성된 배선기판의 외곽과 이웃하는 외곽의 하부면에 형성된 더미 접지 패드를 더 포함하며, 더미 접지 패드에 대응되게 배선기판의 상부면에는 더미 접지 접속 패드가 형성되며, 더미 접지 패드에는 더미 접지 단자가 형성된다. 방열판의 외곽에는 더미 접지 접속 패드를 덮는 더미 철부가 형성되며, 더미 철부에는 더미 접지 접속 패드가 노출되게 더미 접지 구멍이 형성된다.
본 발명에 따른 배선기판의 하부면으로 돌출된 외부접속단자의 높이는 배선기판 상부면에 적층된 반도체 칩과 방열판의 높이의 합보다는 길게 형성하는 것이 바람직하다.
본 발명의 제 1 실시 양태에 따른 반도체 패키지는, 접지 접속 패드와 철부를 전기적으로 연결하는 접지 범프와, 더미 접지 접속 패드와 더미 철부를 전기적으로 연결하는 더미 접지 범프를 더 포함할 수 있다.
본 발명은 제 1 실시 양태에 따른 반도체 패키지를 적층한 적층 패키지를 제공한다. 즉, 제 1 실시 양태에 따른 반도체 패키지들을 3차원으로 적층한 적층 패키지로서, 피적층 반도체 패키지의 방열판의 요부에 노출된 신호 접속 패드에 적층 반도체 패키지의 신호 단자가 상기 피적층 반도체 패키지의 방열판에 이격되어 접합되고, 상기 피적층 반도체 패키지의 방열판의 접지 구멍에 노출된 접지 접속 패드에 상기 적층 반도체 패키지의 접지 단자가 삽입되어 접합되면서 상기 피적층 반도체 패키지의 접지 구멍의 내주면과도 접합되며, 상기 적층 반도체 패키지의 수지 봉합부는 상기 피적층 반도체 패키지의 방열판의 홈에 삽입되어 상기 피적층 반도체 패키지의 방열판 위에 상기 적층 반도체 패키지의 배선기판의 하부면이 밀착되어 적층되는 것을 특징으로 하는 적층 패키지를 제공한다.
본 발명은 또한 배선기판의 하부면에 부착되어 접지된 방열판을 갖는 반도체 패키지를 제공한다. 즉, 본 발명의 바람직한 제 2 실시 양태에 따른 적층 패키지용 방열판을 갖는 반도체 패키지는, 활성면에 복수개의 전극 패드가 형성된 반도체 칩과; 상부면과, 상기 상부면에 반대되는 하부면을 가지며, 상기 상부면에 상기 반도체 칩의 활성면이 부착되어 상기 전극 패드가 전기적으로 연결되며, 상기 반도체 칩 외곽의 상기 하부면에 형성된 볼 패드와, 상기 볼 패드와 연결되어 상기 볼 패드 위의 상기 상부면에 형성된 접속 패드를 갖는 배선기판과; 상기 배선기판의 하부면에 부착된 방열판과; 상기 배선기판의 볼 패드에 형성된 접지 단자와 신호 단자를 포함하는 외부접속단자;를 포함하며,
상기 배선기판의 볼 패드는 상기 접지 단자와 연결되는 접지 패드와, 상기 신호 단자와 연결되는 신호 패드를 포함하고,
상기 방열판의 외곽에는 상기 신호 단자가 노출·돌출될 수 있는 요부가 형성되고, 상기 접지 패드를 덮는 철부가 형성되며, 상기 철부에는 상기 접지 단자가 노출·돌출되게 접지 구멍이 형성되고, 상기 접지 구멍의 내주면에 상기 접지 단자가 접합되는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지를 제공한다.
본 발명에 따른 반도체 칩은 배선기판과 와이어 본딩 방법이나 플립 칩 본딩 방법으로 연결할 수 있다.
본 발명에 따른 볼 패드는 접지 패드와 신호 패드가 형성된 배선기판의 외곽과 이웃하는 외곽의 하부면에 형성된 더미 접지 패드를 더 포함하며, 더미 접지 패드에 대응되게 배선기판의 상부면에는 더미 접지 접속 패드가 형성되며, 더미 접지 패드에는 더미 접지 단자가 형성된다. 방열판의 외곽에는 더미 접지 접속 패드를 덮는 더미 철부가 형성되며, 더미 철부에는 더미 접지 접속 패드가 노출되게 더미 접지 구멍이 형성된다. 이때 더지 접지 단자는 더미 접지 구멍의 내주면에 접합된다.
본 발명에 따른 방열판 하부면으로 돌출된 외부접속단자의 높이는 배선기판 상부면에 실장된 반도체 칩의 높이보다는 길게 형성하는 것이 바람직하다.
본 발명의 제 2 실시 양태에 따른 반도체 패키지는, 반도체 칩의 배면에 설치된 제 2 방열판을 더 포함하며, 제 2 방열판과 접지 접속 패드를 전기적으로 연결하는 접지 범프와, 제 2 방열판과 더미 접지 접속 패드를 전기적으로 연결하는 더미 접지 범프를 더 포함할 수 있다.
본 발명은 제 2 실시 양태에 따른 반도체 패키지를 적층한 적층 패키지를 제공한다. 즉, 제 2 실시 양태에 따른 반도체 패키지들을 3차원으로 적층한 적층 패키지로서, 피적층 반도체 패키지의 상기 신호 접속 패드에 적층 반도체 패키지의 신호 단자가 접합되고, 상기 피적층 반도체 패키지의 상기 접지 접속 패드에 상기 적층 반도체 패키지의 접지 단자가 접합되어 상기 피적층 반도체 패키지의 반도체 칩 위에 상기 적층 반도체 패키지의 방열판이 밀착되어 적층되는 것을 특징으로 하는 적층 패키지.
그리고 최상부에 적층된 반도체 패키지의 반도체 칩의 배면에 제 2 방열판을 더 부착할 수도 있다. 물론 제 2 방열판과 접지 패드를 접지 범프로 전기적으로 연결하고, 제 2 방열판과 더미 접지 패드를 더미 접지 범프로 전기적으로 연결할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 먼저 본 발명의 실시예에 따른 반도체 패키지는 배선기판의 상부면에 페이스다운 타입(facedown type)으로 실장된 반도체 칩의 배면에 방열판이 부착된 반도체 패키지와, 반도체 칩이 실장되는 배선기판의 상부면에 반대되는 배선기판의 하부면에 접지된 방열판이 부착된 반도체 패키지로 나눌 수 있다. 제 1 내지 제 4 실시예에 따른 반도체 패키지는 전술된 반도체 패키지에 대해서 예시하고 있으며, 반도체 패키지 적층을 통하여 방열판 접지가 이루어지며, 단품으로 사용할 경우에 반도체 칩 배면에 부착된 방열판과 배선기판을 접지 범프로 연결하여 방열판을 접지시킬 수도 있다. 제 5 내지 제 8 실시예에 따른 반도체 패키지는 후술된 반도체 패키지에 대해서 예시하고 있으며, 배선기판 상부면에 실장된 반도체 칩이 외부에 노출되기 때문에, 반도체 칩을 성형수지로 봉지하거나 반도체 칩 배면에 새로운 방열판을 부착할 수도 있다.
그리고 제 1 내지 제 4 실시예에 따른 반도체 패키지를 이용한 적층 패키지와, 제 5 내지 8 실시예에 따른 반도체 패키지를 이용한 적층 패키지에 대해서 예시하고 있다.
도 1은 본 발명의 제 1 실시예에 따른 접지용 방열판(60)을 갖는 반도체 패키지(10)를 보여주는 평면도이다. 도 2a는 도 1의 2a-2a선 단면도이다. 도 2b는 도 1의 2b-2b선 단면도이다.
도 1 내지 도 2b를 참조하면, 제 1 실시예에 따른 반도체 패키지(10)는 페이스다운 타입의 반도체 패키지로서, 반도체 칩(20)의 활성면이 배선기판(30)의 상부면을 향하도록 실장되어 배선기판(30)과 전기적으로 연결된다. 반도체 칩(20)의 배면에는 방열판(60)이 부착된다. 그리고 배선기판(30)의 하부면의 가장자리 둘레에 외부접속단자들(70)이 형성된 구조를 갖는다.
구체적으로 설명하면, 반도체 칩(20)은 전극 패드들(22)이 활성면의 중심 부분에 형성된 센터 패드 타입의 반도체 칩이다. 한편 센터 패드 타입의 반도체 칩(20)은 에지 타입(edge type)의 반도체 칩에 비해서 고속도(high-speed), 고전압(high-power)에 유리한 특성을 갖고 있다.
배선기판(30)은 반도체 칩의 전극 패드(22)가 노출될 수 있도록 중심 부분에 윈도우(31; window)가 형성되어 있으며, 양면에 금속 배선층(34)이 형성된 구조를 갖는다. 배선기판(30)으로는 테이프 배선기판, 인쇄회로기판 또는 세라믹 기판이 사용될 수 있다. 즉, 배선기판(30)은 중심 부분에 윈도우(31)를 가지며 반도체 칩(20)의 활성면보다는 큰 면적을 갖는 기판 몸체(32)와, 기판 몸체(32)의 양면에 형성된 금속 배선층(34)을 포함한다. 금속 배선층(34)은 기판 몸체(32)의 하부면에 형성된 하부 배선층(33)과, 기판 몸체(32)의 상부면에 형성된 상부 배선층(35)을 포함하며, 하부 배선층(33)과 상부 배선층(35)은 기판 몸체(32)를 관통하는 비아 홀(36, 37; via hole)에 의해 전기적으로 연결된다. 하부 배선층(33)은 윈도우(31)에 근접하게 형성되어 반도체 칩의 전극 패드(22)와 전기적으로 연결되는 기판 패드(41)와, 기판 패드(41)와 연결되어 반도체 칩(20)이 실장된 기판 몸체(32) 하부면의 가장자리 둘레에 형성된 볼 패드(43a, 43b, 43c)를 포함한다. 상부 배선층(35)은 볼 패드(43a, 43b, 43c)에 대응되는 기판 몸체(32)의 상부면에 형성된 접속 패드(45a, 45b, 45c)를 포함하며, 접속 패드(45a, 45b, 45c)와 볼 패드(43a, 43b, 43c)는 비아 홀(36)을 통하여 각기 전기적으로 연결된다. 그리고 기판 패드(41), 볼 패드(43a, 43b, 43c) 및 접속 패드(45a, 45b, 45c)를 제외한 기판 몸체(22) 전면에 형성된 절연성 보호층(38)에 의해 금속 배선층(34)이 보호된다. 절연성 보호층(38)으로는 포토 솔더 레지스트(photo solder resist)가 주로 사용된다.
한편 제 1 실시예에 따른 배선기판(30)은 기판 몸체(32)의 양면에 금속 배선층(34)이 형성된 예를 개시하였지만 기판 몸체의 내부에 적어도 한 층 이상의 금속 배선층을 더 형성할 수도 있다.
방열판(60)은 배선기판(30)에 실장된 반도체 칩(20)의 배면에 부착되어 반도체 칩(20) 구동시 발생되는 열을 외부로 방출시킨다. 방열판(60)은 반도체 칩(20)의 배면을 덮으면서 배선기판(30)에 대응되는 크기를 가지며, 열 및 전기 전도성이 양호한 금속판을 사용하는 것이 바람직하다. 예컨대 방열판(60)으로는 구리(Cu)나 알루미늄(Al)계열의 금속판이 주로 사용된다. 방열판(60)은 반도체 칩(20)의 배면에 접착제(51)에 의해 부착되며, 접착제(51)로는 전도성 및 비전도성 접착제가 모두 사용될 수 있으며, 후술되겠지만 전기적 접지와 열방출특성을 향상시키기 위해서 전도성 접착제를 사용하는 것이 바람직하다. 전도성 접착제로는 솔더, 전도성 에폭시 접착제, 전도성 접착 테이프 등이 사용될 수 있다.
윈도우(31)에 노출된 반도체 칩의 전극 패드(22)와 배선기판의 기판 패드(41)는 윈도우(31)를 통하여 본딩 와이어(52)에 의해 전기적으로 연결되며, 윈도우(31)에 노출된 반도체 칩의 전극 패드(22), 기판 패드(41) 및 본딩 와이어(52)는 윈도우(31)에 투입되는 성형 수지에 의해 형성된 수지 봉합부(54)에 의해 외부환경으로부터 보호된다.
그리고 외부접속단자(70)는 볼 패드(43a, 43b, 43c)에 각기 형성된다. 외부접속단자(70)로는 솔더 볼이 일반적으로 사용되며, 그 외 니켈(Ni), 금(Au)과 같은 금속 범프가 사용될 수 있다. 일반적으로 외부접속단자(70)는 접지용 단자(72; 이하 접지 단자)와, 그 외 신호·전원용 단자(74; 이하, 신호 단자라 한다)로 나눌 수 있다. 한편 이하의 설명에 있어서, 접지 단자(72)가 형성된 볼 패드(43a)를 접지 패드라 하고, 신호 단자(74)가 형성된 볼 패드(43b)를 신호 패드라 한다. 아울러 접지 패드(43a)에 대응되는 접속 패드(45a)를 접지 접속 패드라 하고, 신호 패드(43b)에 대응되는 접속 패드를 신호 접속 패드(45b)라 한다.
특히 방열판(60)을 갖는 반도체 패키지(10)를 적층할 수 있도록, 본 발명의 제 1 실시예에 따른 방열판(60)의 외곽에는 요철부(62, 64)가 형성되어 있다. 즉, 배선기판(30)을 덮는 방열판(60)에 있어서, 방열판(60)의 상부로 신호 접속 패드(45b)가 노출될 수 있도록 요부(62)가 형성되고, 접지 접속 패드(45a)에 대응되는 부분은 철부(64)로 형성된다. 철부(64)에는 접지 접속 패드(45a)가 노출되게 중심 부분에 접지 구멍(61)이 형성된다. 따라서, 반도체 패키지(10) 적층시 적층 반도체 패키지의 외부접속단자(70)가 피적층 반도체 패키지의 방열판(60) 아래의 배선기판의 접속 패드(45a, 45b, 45c)에 접속될 수 있도록 한다. 그리고 적층 반도체 패키지의 배선기판(30)의 하부면으로 돌출된 수지 봉합부(54)가 삽입될 수 있도록 방열판(60)의 상부면의 중심 부분에는 수지 봉합부(54)에 대응되게 소정의 깊이의 홈(66)이 형성되어 있다.
제 1 실시예에 따른 외부접속단자(70)는 배선기판(30)의 마주보는 양쪽의 가장자리 부분에 형성된 접지 및 신호 단자(72, 74)를 포함하며, 적층 패키지 구현시 메탈 실딩 박스(metal shielding box)를 형성하기 위해서 접지 및 신호 단자(72, 74)가 형성되지 않는 배선기판(30)의 양쪽에 형성된 더미 접지 단자(76)를 더 포함할 수 있다. 아울러 볼 패드(43a, 45b, 45c)는 접지 및 신호 패드(43a, 43b)가 형성된 기판 몸체(32) 양쪽의 가장자리와 이웃하는 양쪽의 가장자리 부분에 형성된 더미 접지 패드(43c)를 포함하며, 더미 접지 패드(43c) 위의 기판 몸체(32)의 상부면에 더미 접지 접속 패드(45c)가 형성된다. 물론 더미 접지 패드(43c)와 더미 접지 접속 패드(45c)는 비아 홀(37; 이하 더미 비아 홀)에 의해 전기적으로 연결되며, 더미 접지 패드(43c)에 더미 접지 단자(76)가 형성된다. 방열판(60)의 외곽에는 더미 접지 접속 패드(45c)를 덮는 더미 철부(68)가 형성되며, 더미 철부(68)에는 더미 접지 접속 패드(45c)가 노출되게 더미 접지 구멍(63)이 형성된다.
그리고 메탈 실딩 박스 효과를 극대화하기 위해서, 더미 접지 단자(76)는 배선기판(30) 하부면의 가장자리 둘레에 소정의 간격을 두고 균일하게 형성하는 것이 바람직하다.
이때 제 1 실시예에 따른 반도체 패키지(10) 적층시 적층 반도체 패키지의 외부접속단자(70)가 피적층 반도체 패키지의 접속 패드(45a, 45b, 45c)에 접합될 수 있도록, 배선기판(30) 하부면으로 돌출된 외부접속단자(70)의 높이는 배선기판(30) 상부면에 적층된 반도체 칩(20)과 방열판(60)의 높이의 합보다는 적어도 길게 형성하는 것이 바람직하다. 아울러 접지 단자(72) 및 더미 접지 단자(76)가 피적층 반도체 패키지의 접지 구멍(61) 및 더미 접지 구멍(63)에 삽입되어 피적층 반도체 패키지의 방열판(60)에 접합될 수 있도록, 접지 단자(61) 및 더미 접지 단자(63)의 수평방향의 최경 직경에 대응되게 접지 구멍(61) 및 더미 접지 구멍(63)의 내경을 형성하는 것이 바람직하다.
이와 같은 구조를 갖는 본 발명의 제 1 실시예에 따른 반도체 패키지들(10)이 적층된 적층 패키지(12)가 도 3에 개시되어 있다. 도 3을 참조하면, 제 1 실시예에 따른 적층 패키지(12)는 제 1 실시예에 따른 반도체 패키지(10) 4개가 3차원으로 적층된 적층 패키지로서, 피적층 반도체 패키지의 접속 패드(45a, 45b)에 적층 반도체 패키지의 외부접속단자(70)가 접속되어 전기적으로 연결된 구조를 갖는다. 즉, 피적층 반도체 패키지의 방열판의 요부(62)에 노출된 신호 접속 패드(45b)에 적층 반도체 패키지의 신호 단자(74)가 피적층 반도체 패키지의 방열판(60)에 이격되어 접합되고, 피적층 반도체 패키지의 방열판의 접지 구멍(61)에 노출된 접지 접속 패드(45a)에 적층 반도체 패키지의 접지 단자(72)가 삽입되어 접합되면서 피적층 반도체 패키지의 접지 구멍(61)의 내주면과 접합된 구조를 갖는다. 이때 적층 반도체 패키지의 수지 봉합부(54)는 피적층 반도체 패키지의 방열판의 홈(66)에 삽입되기 때문에, 피적층 반도체 패키지의 방열판(60) 위에 적층 반도체 패키지의 배선기판(30)의 하부면이 밀착되어 적층된다. 그리고 도시되지는 않았지만 같은 방식으로 피적층 반도체 패키지의 방열판의 더미 접지 구멍에 노출된 더미 접지 접속 패드에 적층 반도체 패키지의 더미 접지 단자가 삽입되어 접합되면서 피적층 반도체 패키지의 더미 접지 구멍의 내주면과도 접합된다. 이때 적층 패키지의 최하부 반도체 패키지(10a)의 외부접속단자(70a)가 적층 패키지의 외부접속단자로 사용된다.
따라서 방열판(60)에 신호 단자(74)에 대응되게 요부(62)를 형성하고, 접지 단자(72) 및 더미 접지 단자에 대응되게 형성된 철부(64)에 접지 구멍(61) 및 더미 접지 구멍을 형성함으로써, 방열판(60)을 갖는 반도체 패키지(10)의 적층이 가능하고, 반도체 패키지(10)의 적층을 통해서 방열판(60)은 접지 단자(72) 및 더미 접지 단자에 접합된다.
그리고 적층 반도체 패키지의 외부접속단자(70)가 피적층 반도체 패키지의 방열판(60)의 가장자리 둘레에 형성되어 피적층 반도체 패키지를 둘러싸면서 메탈 실딩 박스를 형성하기 때문에, 반도체 칩(20)으로부터 발생되는 전자파와 외부로부터 들어와 반도체 칩(20)에 영향을 미치는 전자파를 차단하여 차세대 전자제품 격의 핵심중의 하나인 EMI 규격을 쉽게 달성할 수 있는 장점이 있다. 아울러 배선기판(30) 상부면에 실장된 반도체 칩(20)이 성형 수지에 의해 보호되지 않고 방열판(60)과 외부접속단자(70)에 의해 보호되면서 공기 중에 반도체 칩(20)의 외곽이 노출되기 때문에, 반도체 칩(20) 주위에 공기와류형성영역을 제공하여 열방출특성을 향상시킬 수 있다. 즉, 접지된 방열판(60)은 기본적으로 방열판(60)이 갖는 열방출특성 향상과 더불어 접지에 따른 전기적 특성 향상을 기대할 수 있다.
한편 본 발명의 제 1 실시예에 따른 적층 패키지(12)는 제 1 실시예에 따른 반도체 패키지(10) 4개를 적층된 구조를 개시하고 있지만, 2개 이상의 제 1 실시예에 따른 반도체 패키지를 적층하여 구현된 적층 패키지는 제 1 실시예에 따른 적층 패키지의 변형예에 불과하다.
본 발명의 제 1 실시예에 따른 반도체 패키지(10)는 방열판(60)이 배선기판(30)에 접지된 구조를 갖지 않고, 적층을 통하여 접지 구조를 형성하기 때문에, 제 1 실시예에 따른 반도체 패키지(10)를 단품 형태로 사용하기 위해서, 도 4에 도시된 바와 같이, 방열판(60)을 배선기판(30)에 접지시킬 수도 있다.
도 4를 참조하면, 제 2 실시예에 따른 반도체 패키지(14)는 배선기판의 접지 접속 패드(45a)와 방열판의 철부(64) 사이를 전기적으로 연결하는 접지 범프(56)가 형성되어 있다. 아울러 도시되지는 않았지만 더미 접지 접속 패드와 더미 철부를 전기적으로 연결하는 더미 접지 범프가 형성되어 있다. 이때 접지 범프(56) 및 더미 접지 범프로는 솔더 볼이 주로 사용되며, 그 외 니켈(Ni), 금(Au)과 같은 금속 범프가 사용될 수 있다.
제 1 및 제 2 실시예에 따른 반도체 패키지(10, 14)를 이용한 제 2 실시예에 따른 적층 패키지(16)가 도 5에 개시되어 있다. 도 5를 참조하면, 제 2 실시예에 따른 적층 패키지(16)는 제 1 실시예에 따른 반도체 패키지(10) 3개를 적층하고, 최상부에 제 2 실시예에 따른 반도체 패키지(14)가 적층된 구조를 갖는다. 여기서 적어도 하나 이상의 제 1 실시예에 따른 반도체 패키지를 적층하고, 최상부에 제 2 실시예에 따른 반도체 패키지를 적층하여 구현된 적층 패키지 또한 제 2 실시예에 따른 적층 패키지의 변형예라 할 수 있다.
따라서 제 1 실시예에 따른 적층 패키지(도 3의 12)의 최상부 적층 반도체 패키지(도 3의 10b)의 방열판(60b)은 접지되지 않은 반면에, 제 2 실시예에 따른 적층 패키지(16)의 최상부 적층 반도체 패키지(14)의 방열판(60)은 접지되어 있기 때문에, 적층된 반도체 패키지들의 방열판(60)은 전부 접지된 구조를 갖는다.
본 발명의 제 1 및 제 2 실시예에 따른 반도체 패키지는 페이스다운된 반도체 칩이 배선기판과 본딩 와이어에 의해 전기적으로 연결된 구조를 갖지만, 도 6 및 도 8에 도시된 바와 같이, 플립 칩 본딩된 구조로 구현할 수 있다.
도 6을 참조하면, 제 3 실시예에 따른 반도체 패키지(110)는 반도체 칩(120)이 배선기판(130)의 상부면에 플립 칩 본딩되고, 반도체 칩(120)의 배면에 방열판(160)이 부착되고, 배선기판(130)의 하부면에 외부접속단자(170)가 형성된 구조를 갖는다. 플립 칩 본딩된 부분은 언더필 방법으로 제공된 에폭시 수지(129)로 덮여진다.
좀 더 구체적으로 설명하면, 반도체 칩(120)은 플립 칩 본딩할 수 있도록 전극 패드(122)에는 각기 전극 범프(128)가 형성되어 있다.
배선기판(130)은 기판 몸체(132)에 금속 배선층(134)이 형성된 회로기판으로서, 테이프 배선기판, 인쇄회로기판 또는 세라믹 기판이 사용될 수 있으며, 제 3 실시예에서는 배선기판(130)의 양면에 금속 배선층(134)이 형성된 예를 개시하였지만 배선기판(130)의 내부에 적어도 한 층 이상의 금속 배선층을 더 형성할 수도 있다. 즉, 기판 몸체(132)는 상부면과 하부면을 가지며, 반도체 칩(120)의 활성면보다는 큰 면적을 갖는다. 금속 배선층(134)은 기판 몸체(132)의 상부면에 형성되며, 반도체 칩의 전극 범프(128)가 플립 칩 본딩되는 기판 패드(141)와, 기판 패드(141)와 연결되어 기판 몸체(132) 상부면의 가장자리 둘레에 형성된 접속 패드(145a, 145b)를 갖는 상부 배선층(135)과, 접속 패드(135)에 대응되는 기판 몸체(132)의 하부면에 형성된 볼 패드(143a, 143b)를 갖는 하부 배선층(133)을 포함한다. 하부 배선층(133)과 상부 배선층(135)은 기판 몸체(132)를 관통하는 비아 홀(136)에 의해 전기적으로 연결된다. 그리고 기판 패드(141), 볼 패드(143a, 143b) 및 접속 패드(145a, 145b)를 제외한 기판 몸체(132)에 형성된 절연성 보호층(138)에 의해 금속 배선층(134)이 외부환경으로부터 보호된다. 절연성 보호층(138)으로는 포토 솔더 레지스트가 주로 사용된다.
즉, 반도체 칩(120)이 플립 칩 본딩될 수 있도록 배선기판(130)의 상부면에 기판 패드(141)가 형성된 구조를 제외하면, 제 1 실시예에 따른 반도체 패키지(도 1의 10)와 동일한 구조를 갖기 때문에 상세한 설명은 생략한다. 물론 제 1 실시예에 개시된 방열판(도 1의 60)과 비교해서 제 3 실시예에 따른 방열판(160)의 구조적인 차이점이라면, 제 2 실시예에서는 반도체 칩(120)이 배선기판(130)에 플립 칩 본딩된 구조를 갖고, 플립 칩 본딩된 배선기판(130)의 하부면이 평평하기 때문에, 방열판(160) 상부면의 중심 부분에 수지 봉합부가 삽입될 수 있는 홈이 형성되지 않고 평평하다는 점이다.
이와 같은 제 3 실시예에 따른 반도체 패키지(110)가 3차원으로 적층된 제 3 실시예에 따른 적층 패키지(112)가 도 7에 도시되어 있다. 도 7을 참조하면, 제 3 실시예에 따른 적층 패키지(112)는 제 3 실시예에 따른 반도체 패키(110)지 4개가 3차원으로 적층된 적층 패키지로서, 피적층 반도체 패키지의 방열판의 요부(162)에 노출된 신호 접속 패드(145b)에 적층 반도체 패키지의 신호 단자(174)가 피적층 반도체 패키지의 방열판(160)에 이격되어 접합되고, 피적층 반도체 패키지의 방열판의 접지 구멍(161)에 노출된 접지 접속 패드(145a)에 적층 반도체 패키지의 접지 단자(172)가 삽입되어 접합되면서 피적층 반도체 패키지의 접지 구멍(161)의 내주면과 접합된 구조를 갖는다. 이때 피적층 반도체 패키지의 방열판(160) 위에 적층 반도체 패키지의 배선기판(130)의 하부면이 밀착되어 적층된다. 그리고 도시되지는 않았지만 피적층 반도체 패키지의 방열판의 더미 접지 구멍에 노출된 더미 접지 접속 패드에 적층 반도체 패키지의 더미 접지 단자가 삽입되어 접합되면서 피적층 반도체 패키지의 더미 접지 구멍의 내주면과도 접합된다. 적층 패키지의 최하부 반도체 패키지(110a)의 외부접속단자(170a)가 적층 패키지의 외부접속단자로 사용된다.
한편, 제 3 실시예에 따른 적층 패키지(112)는 반도체 칩(120)이 배선기판(130)에 플립 칩 본딩된 구조를 제외하면 제 1 실시예에 따른 적층 패키지(도 3의 12)와 동일한 구조로 구현되기 때문에, 제 1 실시예에 따른 적층 패키지와 동일한 효과를 발휘한다.
본 발명의 제 3 실시예에 따른 반도체 패키지(110)는 방열판(160)이 배선기판(130)에 접지된 구조를 갖지 않고, 적층을 통하여 접지 구조를 형성하기 때문에, 제 3 실시예에 따른 반도체 패키지를 단품 형태로 사용하기 위해서, 도 8에 도시된 바와 같이, 방열판(160)을 배선기판(130)에 접지시킬 수도 있다.
도 8을 참조하면, 제 4 실시예에 따른 반도체 패키지(114)는 배선기판의 접지 접속 패드(142a)와 방열판의 철부(164) 사이를 전기적으로 연결하는 접지 범프(156)가 형성되어 있다. 아울러 도시되지는 않았지만 더미 접지 접속 패드와 더미 철부를 전기적으로 연결하는 더미 접지 범프가 형성되어 있다.
제 3 및 제 4 실시예에 따른 반도체 패키지(110, 114)를 이용한 제 4 실시예에 따른 적층 패키지(116)가 도 9에 개시되어 있다. 도 9를 참조하면, 제 4 실시예에 따른 적층 패키지는 제 3 실시예에 따른 반도체 패키지(110) 3개를 적층하고, 최상부에 제 4 실시예에 따른 반도체 패키지(114)가 적층된 구조를 갖는다.
따라서 제 3 실시예에 따른 적층 패키지(도 7의 112)의 최상부 적층 반도체 패키지(도 7의 110b)의 방열판(160b)은 접지되지 않은 반면에, 제 4 실시예에 따른 적층 패키지(116)의 최상부 적층 반도체 패키지(114)의 방열판(160)은 접지되어 있기 때문에, 반도체 패키지들의 방열판(160)은 전부 접지된 구조를 갖는다.
제 1 내지 제 4 실시예에 따른 반도체 패키지는 배선기판 상부면에 페이스다운 타입으로 실장된 반도체 칩의 배면에 방열판이 부착된 구조를 개시하였지만, 배선기판의 하부면에 방열판을 부착하여 접지 및 적층이 가능한 반도체 패키지로 구현할 수도 있다.
도 10 내지 도 11b를 참조하면, 제 5 실시예에 따른 반도체 패키지(210)는 페이스다운 타입(facedown type)의 반도체 패키지로서, 반도체 칩(220)의 활성면이 배선기판(230)의 상부면을 향하도록 실장되어 배선기판(230)과 전기적으로 연결된다. 배선기판(230)의 하부면에 방열판(260)이 부착되고, 배선기판(260)의 하부면의 가장자리 둘레에 외부접속단자들(270)이 형성된 구조를 갖는다.
구체적으로 설명하면, 반도체 칩(220)은 전극 패드들(222)이 활성면의 중심 부분에 형성된 센터 패드 타입의 반도체 칩이다.
배선기판(230)은 반도체 칩의 전극 패드(222)가 노출될 수 있도록 중심 부분에 윈도우(231)가 형성되어 있으며, 양면에 금속 배선층(234)이 형성된 구조를 갖는다. 배선기판(230)은 중심 부분에 윈도우(231)를 가지며 반도체 칩(220)의 활성면보다는 큰 면적을 갖는 기판 몸체(232)와, 기판 몸체(232)의 양면에 형성된 금속 배선층(234)을 포함하며, 제 1 실시예에 따른 반도체 패키지의 배선기판과 동일한 구조를 갖기 때문에 반복적인 상세한 설명은 생략한다.
방열판(260)은 배선기판(230)의 하부면에 부착되어 반도체 칩(220) 구동시 발생되는 열을 배선기판(230)의 하부면을 통하여 외부로 방출시킨다. 방열판(260)은 배선기판(230)에 대응되는 크기를 갖는 열 및 전기 전도성이 양호한 금속판을 사용하는 것이 바람직하며, 구리(Cu)나 알루미늄(Al)계열의 금속판이 주로 사용된다. 방열판(260)은 배선기판(230)의 하부면에 비전도성 접착제에 의해 부착된다.
윈도우(231)에 노출된 반도체 칩의 전극 패드(222)와 배선기판의 기판 패드(241)는 윈도우(231)를 통하여 본딩 와이어(252)에 의해 전기적으로 연결되며, 윈도우(231)에 노출된 반도체 칩의 전극 패드(222), 기판 패드(241) 그리고 본딩 와이어(252)는 윈도우(231)에 투입되는 성형 수지에 의해 형성된 제 1 수지 봉합부(254)에 의해 외부환경으로부터 보호된다. 그리고 배선기판(230) 상부면에 실장된 반도체 칩(220) 또한 제 2 수지 봉합부(255)로 봉합된다. 하지만 필요에 따라서 제 1 또는 제 2 수지 봉합부를 형성하지 않을 수도 있다.
그리고 외부접속단자(270)는 볼 패드(243a, 243b, 243c)에 각기 형성된다. 외부접속단자(270)로는 솔더 볼이 일반적으로 사용되며, 그 외 니켈(Ni), 금(Au)과 같은 금속 범프가 사용될 수 있다.
특히 제 5 실시예에 따른 방열판(260)은 배선기판(230)의 하부면에 부착되기 때문에, 배선기판의 하부 배선층(233)과의 절연을 위해서 접착제(도시안됨)로서 비전도성 접착제가 사용된다. 방열판(260)의 외곽에는 신호 단자(274)가 노출·돌출될 수 있는 요부(262)가 형성되고, 접지 패드(243a)를 덮는 철부(264)가 형성되며, 철부(264)에는 접지 단자(272)가 노출·돌출되게 접지 구멍(261)이 형성되고, 접지 구멍(261)의 내주면에 접지 단자(272)가 접합된다. 그리고 방열판(260) 상부면의 중심 부분에는 배선기판(230)의 하부면으로 돌출된 제 1 수지 봉합부(254)가 삽입될 수 있도록 소정의 깊이의 홈(266)이 형성되어 있다. 이때 제 1 수지 봉합부가 형성되지 않은 경우, 윈도우에 대응되는 방열판 상부면의 중심 부분에는 본딩 와이어와 이격되게 소정의 깊이로 홈이 형성된다.
제 5 실시예에 따른 외부접속단자(270)는 접지 및 신호 단자(272, 274)가 배선기판(230)의 마주보는 양쪽의 가장자리 부분에 형성된 예를 개시하고 있으며, 적층 패키지 구현시 메탈 실딩 박스를 형성하기 위해서 접지 및 신호 단자(272, 274)가 형성되지 않는 배선기판(230)의 양쪽에 더미 접지 단자(276)를 형성할 수 있다. 즉, 볼 패드(243a, 243b, 243c)는 접지 및 신호 패드(243a, 243b)가 형성된 기판 몸체(232) 양쪽의 가장자리와 이웃하는 양쪽의 가장자리 부분에 형성된 더미 접지 패드(243c)를 포함하며, 더미 접지 패드(243c) 위의 기판 몸체(232)의 상부면에 더미 접지 접속 패드(245c)가 형성된다. 물론 더미 접지 패드(243c)와 더미 접지 접속 패드(245c)는 더미 비아 홀(237)에 의해 전기적으로 연결되며, 더미 접지 패드(243c)에 더미 접지 단자(276)가 형성된다. 아울러 방열판(260)의 외곽에는 더미 접지 패드(243c)를 덮는 더미 철부(268)가 형성되며, 더미 철부(268)에는 더미 접지 패드(243c)가 노출되게 더미 접지 구멍(263)이 형성된다. 더미 접지 구멍(263)의 내주면에 더미 접지 단자(276)가 접합된다.
이와 같은 구조를 갖는 본 발명의 제 5 실시예에 따른 반도체 패키지들(210)이 적층된 적층 패키지(212)가 도 12에 개시되어 있다. 도 12를 참조하면, 제 5 실시예에 따른 적층 패키지(212)는 제 5 실시예에 따른 반도체 패키지(210) 4개가 3차원으로 적층된 적층 패키지로서, 피적층 반도체 패키지의 신호 접속 패드(245b)에 적층 반도체 패키지의 신호 단자(274)가 접합되고, 피적층 반도체 패키지의 접지 접속 패드(245a)에 적층 반도체 패키지의 접지 단자(272)가 접합되어 피적층 반도체 패키지의 제 2 수지 봉합부(255) 위에 적층 반도체 패키지의 방열판(260)이 밀착되어 적층된다. 그리고 도시되지는 않았지만 피적층 반도체 패키지의 더미 접지 접속 패드에 적층 반도체 패키지의 더미 접지 단자도 접합된다. 이때 적층 패키지의 최하부 반도체 패키지(210a)의 외부접속단자(270a)가 적층 패키지의 외부접속단자로 사용된다. 피적층 반도체 패키지의 제 2 수지 봉합부(255) 위에 적층 반도체 패키지의 방열판(260)이 안정적으로 밀착될 수 있도록 접착제를 개재할 수도 있다.
따라서, 제 5 실시예에 따른 적층 반도체 패키지의 방열판(260)과, 그 방열판(260)에 접합된 접지 단자(272) 및 더미 접지 단자가 피적층 반도체 패키지의 반도체 칩(220)을 둘러싸면서 메탈 실딩 박스를 형성하기 때문에, 반도체 칩(220)으로부터 발생되는 전자파와 외부로부터 들어와 반도체 칩(220)에 영향을 미치는 전자파를 차단하여 차세대 전자제품 격의 핵심중의 하나인 EMI 규격을 쉽게 달성할 수 있는 장점이 있다. 즉, 접지된 방열판(260)은 기본적으로 방열판이 갖는 열방출특성 향상과 더불어 접지에 따른 전기적 특성 향상을 기대할 수 있다.
한편 제 5 실시예에 따른 적층 반도체 패키지(212)의 최상부 반도체 패키지(210b)의 제 2 수지 봉합부(255b)의 상부면에 방열판을 부착할 수도 있다. 아울러 최상부 반도체 패키지의 접지 접속 패드와 더미 접속 패드를 방열판에 접지 범프와 더미 접지 범프를 이용하여 접지시킬 수도 있다. 이와 같은 변형예에는 본 발명의 기술적 사상의 범위를 벗어나는 것은 아니다.
제 5 실시예에 따른 반도체 패키지는 배선기판 상부면에 실장된 반도체 칩을 보호하는 제 2 수지 봉합부를 형성하였지만, 도 13 및 도 14에 도시된 바와 같이, 제 2 수지 봉합부를 형성하지 않을 수도 있다. 와이어 본딩된 부분이 방열판의 홈에 의해 보호되기 때문에, 경우에 따라서 제 1 수지 봉합부를 형성하지 않을 수도 있다.
도 13을 참조하면, 제 6 실시예에 따른 반도체 패키지(214)는 제 2 수지 봉합부가 형성되어 있지 않는 것을 제외하면 제 5 실시예에 따른 반도체 패키지(도 11의 210)와 동일한 구조를 갖기 때문에, 자세한 설명은 생략한다.
도 14를 참조하면, 제 7 실시예에 따른 반도체 패키지(215)는 반도체 칩(220) 배면에 방열판(280)이 부착된 구조를 제외하면 제 6 실시예에 따른 반도체 패키지(도 13의 214)와 동일한 구조를 갖는다. 한편 이하의 설명에 있어서, 배선기판(230)의 하부면에 부착된 방열판(260)을 제 1 방열판이라하고, 반도체 칩(220)의 배면에 부착된 방열판(280)을 제 2 방열판이라 한다. 제 7 실시예에 따른 반도체 패키지(215)는 배선기판의 접지 접속 패드(245a)와 제 2 방열판(280)이 접지 범프(256)에 의해 연결되어 접지된다. 아울러 더미 접지 접속 패드와 제 2 방열판(280)은 더미 접지 범프에 의해 연결되어 접지된다.
그리고 제 6 및 제 7 실시예에 따른 반도체 패키지(214, 215)를 이용한 제 6 실시예에 따른 적층 패키지(216)가 도 15에 도시되어 있다. 도 15를 참조하면, 제 6 실시예에 따른 적층 패키지(216)는 제 6 실시예에 따른 반도체 패키(214)지 3개가 적층하고, 최상부에 제 7 실시예에 따른 반도체 패키지(215)가 적층된 구조를 갖는다. 여기서, 피적층 반도체 패키지의 신호 접속 패드(245b)에 적층 반도체 패키지의 신호 단자(274)가 접합되고, 피적층 반도체 패키지의 접지 접속 패드(245a)에 적층 반도체 패키지의 접지 단자(272)가 접합되어 피적층 반도체 패키지의 반도체 칩(220) 위에 적층 반도체 패키지의 방열판(260)이 밀착되어 적층된다. 그리고 도시되지는 않았지만 피적층 반도체 패키지의 더미 접지 접속 패드에 적층 반도체 패키지의 더미 접지 단자도 접합된다. 이때 적층 패키지의 최하부 반도체 패키지(214a)의 외부접속단자(270a)가 적층 패키지의 외부접속단자로 사용된다. 피적층 반도체 패키지의 반도체 칩(220) 위에 적층 반도체 패키지의 방열판(260)이 안정적으로 밀착되어 적층될 수 있도록 접착제(251)를 개재할 수도 있다.
한편 제 6 실시예에 따른 반도체 패키지(214)에서 배선기판(230)의 상부면으로 노출된 반도체 칩(220)은 적층되는 제 6 또는 제 7 반도체 패키지의 제 1 방열판(260)과 외부접속단자(270)가 반도체 칩(220)의 외곽을 둘러싸기 때문에, 외부환경으로부터 보호할 수 있다. 물론 최상부 반도체 패키지로는 반도체 칩(220)이 제 2 방열판(280)에 의해 보호되는 제 7 실시예에 따른 반도체 패키지(215)를 사용한다.
따라서 제 6 실시예에 따른 적층 패키지(216)는 기본적으로 제 5 실시예에 따른 적층 패키지(도 12의 212)와 동일한 구조로 구현되기 때문에, 제 5 실시예에 따른 적층 패키지와 동일한 효과를 발휘한다.
한편 본 발명의 제 5 내지 제 7 실시예에 따른 반도체 패키지는 페이스다운된 반도체 칩이 배선기판과 본딩 와이어에 의해 전기적으로 연결된 구조를 개시하였지만, 도 16 및 도 17에 도시된 바와 같이, 플립 칩 본딩된 구조로 구현할 수 있다. 도 16을 참조하면, 제 8 실시예에 따른 반도체 패키지(314)는 반도체 칩(320)이 배선기판(330)에 플립 칩 본딩된 구조를 제외하면 제 6 실시예에 따른 반도체 패키지(도 13의 214)와 동일한 구조를 갖는다. 도 17을 참조하면, 제 9 실시예에 따른 반도체 패키지(315)는 반도체 칩(320)이 배선기판(330)에 플립 칩 본딩된 구조를 제외하면 제 7 실시예에 따른 반도체 패키지(도 14의 215)와 동일한 구조를 갖는다. 따라서 제 8 및 제 9 실시예에 따른 반도체 패키지(314, 315)는 제 6 및 제 7 실시예에 따른 반도체 패키지와 동일한 효과를 발휘한다.
그리고 제 8 및 제 9 실시예에 따른 반도체 패키지(314, 315)를 제 7 실시예에 따른 적층 패키지(316)가 도 18에 도시되어 있다. 도 18을 참조하면, 제 7 실시예에 따른 적층 패키지(316)는 제 8 실시예에 따른 반도체 패키지(314) 3개가 적층하고, 최상부에 제 9 실시예에 따른 반도체 패키지(315)가 적층된 구조를 갖는다. 따라서 제 7 실시예에 따른 적층 패키지(316)는 제 6 실시예에 따른 적층 패키지(도 15의 216)와 동일한 효과를 발휘한다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서, 본 발명의 구조를 따르면 방열판이 접지 단자에 접지되면서, 반도체 패키지 상태를 비롯한 반도체 패키지 적층시 신호 단자가 방열판에서 이격되도록 방열판에 요부를 형성함으로써, 방열판을 갖는 반도체 패키지를 적층하여 적층 패키지를 구현할 수 있다.
배선기판 상부면에 실장된 반도체 칩을 중심으로 반도체 칩의 배면을 덮는 방열판과, 반도체 칩의 외곽 둘레에 방열판을 접지시키는 접지 단자와 더미 접지 단자를 형성하여 메탈 실딩 박스(metal shielding box)를 형성하기 때문에, 반도체 칩에서 발생되는 전자파와 외부로부터 들어와 반도체 칩에 영향을 미치는 전자파를 차단하여 차세대 전자제품 격의 핵심중의 하나인 EMI 규격을 쉽게 달성할 수 있다. 접지된 방열판은 기본적으로 방열판이 갖는 열방출특성 향상과 더불어 접지에 따른 전기적 특성 향상을 기대할 수 있다.
그리고 반도체 패키지의 배선기판 상부면에 실장된 반도체 칩의 외곽이 공기 환경에 노출되기 때문에, 반도체 패키지 내부에 공기와류형성영역을 제공하여 열방출특성을 더욱 향상시킬 수 있다.
또한 제 1 내지 제 4 실시예에 따른 반도체 패키지 적층시, 피적층 반도체 패키지의 방열판 위에 적층 반도체 패키지의 배선기판의 하부면이 밀착되어 적층되고, 제 5 내지 제 8 실시예에 따른 반도체 패키지 적층시, 피적층 반도체 패키지의 반도체 칩 배면 또는 제 2 수지 봉합부 위에 적층 반도체 패키지의 방열판의 하부면이 밀착되어 적층되기 때문에, 적층 패키지를 박형화할 수 있는 장점도 있다.
도 1은 본 발명의 제 1 실시예에 따른 접지용 방열판을 갖는 반도체 패키지를 보여주는 평면도이다.
도 2a는 도 1의 2a-2a선 단면도이다.
도 2b는 도 1의 2b-2b선 단면도이다.
도 3은 제 1 실시예에 따른 반도체 패키지들이 적층된 본 발명의 제 1 실시예에 따른 적층 패키지를 보여주는 단면도이다.
도 4는 방열판이 배선기판에 접지 범프를 매개로 접지된 본 발명의 제 2 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 5는 적층된 제 1 실시예에 따른 반도체 패키지들 최상부에 제 2 실시예에 따른 반도체 패키지가 적층된 본 발명의 제 2 실시예에 따른 적층 패키지를 보여주는 단면도이다.
도 6은 본 발명의 제 3 실시예에 따른 접지용 방열판을 갖는 반도체 패키지를 보여주는 단면도이다.
도 7은 제 3 실시예에 따른 반도체 패키지들이 적층된 본 발명의 제 3 실시예에 따른 적층 패키지를 보여주는 단면도이다.
도 8은 본 발명의 제 4 실시예에 따른 방열판이 배선기판에 접지 범프를 매개로 접지된 반도체 패키지를 보여주는 단면도이다.
도 9는 적층된 제 3 실시예에 따른 반도체 패키지들 최상부에 제 4 실시예에 따른 반도체 패키지가 적층된 본 발명의 제 4 실시예에 따른 적층 패키지를 보여주는 단면도이다.
도 10은 본 발명의 제 5 실시예에 따른 접지된 방열판을 갖는 반도체 패키지를 보여주는 저면 평면도이다.
도 11a은 도 10의 11a-11a선 단면도이다.
도 11b는 도 10의 11b-11b선 단면도이다.
도 12는 제 5 실시예에 따른 반도체 패키지가 적층된 본 발명의 제 5 실시예에 따른 적층 패키지를 보여주는 단면도이다.
도 13은 본 발명의 제 6 실시예에 따른 접지된 방열판을 갖는 반도체 패키지를 보여주는 단면도이다.
도 14는 본 발명의 제 7 실시예에 따른 상하로 접지된 방열판을 갖는 반도체 패키지를 보여주는 단면도이다.
도 15는 적층된 제 6 실시예에 따른 반도체 패키지들 최상부에 제 7 실시예에 따른 반도체 패키지가 적층된 본 발명의 제 6 실시예에 따른 적층 패키지를 보여주는 단면도이다.
도 16은 본 발명의 제 8 실시예에 따른 접지된 방열판을 갖는 반도체 패키지를 보여주는 단면도이다.
도 17은 본 발명의 제 9 실시예에 따른 상하로 접지된 방열판을 갖는 반도체 패키지를 보여주는 단면도이다.
도 18은 적층된 제 8 실시예에 따른 반도체 패키지들 최상부에 제 9 실시예에 따른 반도체 패키지가 적층된 본 발명의 제 7 실시예에 따른 적층 패키지를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10, 14, 110, 114, 210, 214, 215, 314, 315 : 반도체 패키지
12, 16, 112, 116, 212, 216, 316 : 적층 패키지
20, 120, 220, 320 : 반도체 칩
30, 130, 230, 330 : 배선기판
52, 152, 252 : 본딩 와이어
60, 160, 260, 360 : 방열판
61, 161, 261, 361 : 접지 구멍
62, 162, 262, 362 : 요부
63, 263 : 더미 접지 구멍
64, 164, 264, 364 : 철부
68, 268 : 더미 철부
70, 170, 270, 370 : 외부접속단자
128, 328 : 전극 범프

Claims (64)

  1. 적층 패키지용 방열판을 갖는 반도체 패키지로서,
    활성면에 복수개의 전극 패드가 형성된 반도체 칩과;
    상부면과, 상기 상부면에 반대되는 하부면을 가지며, 상기 상부면에 상기 반도체 칩의 활성면이 부착되어 상기 전극 패드가 전기적으로 연결되며, 상기 반도체 칩 외곽의 상기 하부면에 형성된 볼 패드와, 상기 볼 패드와 연결되어 상기 볼 패드 위의 상기 상부면에 형성된 접속 패드를 갖는 배선기판과;
    상기 반도체 칩의 배면에 부착되며 상기 배선기판의 상부면을 덮는 방열판과;
    상기 배선기판의 볼 패드에 형성된 접지 단자와 신호 단자를 포함하는 외부접속단자;를 포함하며,
    상기 배선기판의 접속 패드는 상기 접지 단자와 연결되는 접지 접속 패드와, 상기 신호 단자와 연결되는 신호 접속 패드를 포함하고,
    상기 방열판의 외곽에는 상기 신호 접속 패드가 노출될 수 있는 요부가 형성되고, 상기 접지 접속 패드를 덮는 철부가 형성되며, 상기 철부에는 상기 접지 접속 패드가 노출되게 접지 구멍이 형성된 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  2. 제 1항에 있어서, 상기 반도체 칩은 전극 패드가 활성면의 중심 부분을 따라서 형성된 센터 패드형 반도체 칩인 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  3. 제 2항에 있어서, 상기 배선기판은,
    중심 부분에 상기 반도체 칩의 전극 패드가 노출될 수 있는 윈도우가 형성되어 있으며, 상기 반도체 칩의 활성면보다는 큰 면적을 갖는 기판 몸체와;
    상기 기판 몸체의 하부면에 형성되며 상기 윈도우에 근접하게 형성되어 상기 반도체 칩의 전극 패드와 전기적으로 연결되는 기판 패드와, 상기 기판 패드와 연결되어 실장된 상기 반도체 칩 외측의 상기 기판 몸체 외곽의 하부면에 형성된 상기 볼 패드를 갖는 상부 배선층과, 상기 볼 패드 위의 상기 기판 몸체의 상부면에 형성되는 상기 접속 패드를 갖는 하부 배선층을 포함하는 금속 배선층과;
    상기 기판 몸체를 관통하여 상기 볼 패드와 상기 접속 패드를 전기적으로 연결하는 비아 홀과;
    상기 기판 패드, 볼 패드 및 접속 패드를 제외한 상기 기판 몸체의 상부면과 하부면에 형성되어 상기 금속 배선층을 보호하는 절연성 보호층;을 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  4. 제 3항에 있어서, 상기 볼 패드는,
    상기 접지 단자가 접합되며, 상기 접지 접속 패드와 전기적으로 연결되는 접지 패드와;
    상기 신호 단자가 접합되며, 상기 신호 접속 패드와 전기적으로 연결되는 신호 패드;를 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  5. 제 4항에 있어서, 상기 윈도우에 노출된 상기 반도체 칩의 전극 패드와 상기 기판 패드를 연결하는 본딩 와이어와;
    상기 윈도우에 노출된 상기 반도체 칩의 전극 패드와 상기 본딩 와이어를 보호하기 위하여 상기 윈도우를 봉합하는 수지 봉합부;를 더 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  6. 제 5항에 있어서, 상기 방열판 상부면의 중심 부분에는 상기 배선기판의 상부면으로 돌출된 상기 수지 봉합부가 삽입될 수 있도록 소정의 깊이의 홈이 형성된 것을 특징으로 적층 패키지용 방열판을 갖는 반도체 패키지.
  7. 제 6항에 있어서, 상기 배선기판의 상부면으로 돌출된 상기 외부접속단자의 높이는 상기 배선기판 상부면에 적층된 상기 반도체 칩과 상기 방열판의 높이의 합보다는 길게 형성된 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  8. 제 7항에 있어서, 상기 접지 단자의 수평방향의 최대 직경은 상기 접지 구멍의 내경에 대응되는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  9. 제 8항에 있어서, 상기 배선기판은,
    상기 접지 단자 및 신호 단자가 형성된 상기 기판 몸체의 외곽과 이웃하는 외곽의 하부면에 형성된 더미 접지 패드와;
    상기 더미 접지 패드 위의 상기 기판 몸체의 상부면에 형성된 더미 접지 접속 패드와;
    상기 기판 몸체를 관통하여 상기 더미 접지 패드와 더미 접지 접속 패드를 연결하는 더미 비아 홀;을 더 포함하고,
    상기 외부접속단자는 상기 더미 접지 패드에 형성된 더미 접지 단자;를 더 포함하고,
    상기 방열판의 외곽에는 상기 더미 접속 패드를 덮는 더미 철부가 형성되며, 상기 더미 철부에는 상기 더미 접지 접속 패드가 노출되게 더미 접지 구멍이 형성된 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  10. 제 9항에 있어서, 상기 더미 접지 단자의 수평방향의 최대 직경은 상기 더미 접지 구멍의 내경에 대응되는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  11. 제 1항 내지 10항의 어느 한 항에 있어서, 상기 접지 접속 패드와 상기 철부를 전기적으로 연결하는 접지 범프;를 더 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  12. 제 9항 또는 10항에 있어서, 상기 접지 접속 패드와 상기 철부를 전기적으로 연결하는 접지 범프와;
    상기 더미 접지 접속 패드와 상기 더미 철부를 전기적으로 연결하는 더미 접지 범프;를 더 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  13. 제 8항에 따른 반도체 패키지들을 3차원으로 적층한 적층 패키지로서,
    피적층 반도체 패키지의 방열판의 요부에 노출된 신호 접속 패드에 적층 반도체 패키지의 신호 단자가 상기 피적층 반도체 패키지의 방열판에 이격되어 접합되고,
    상기 피적층 반도체 패키지의 방열판의 접지 구멍에 노출된 접지 접속 패드에 상기 적층 반도체 패키지의 접지 단자가 삽입되어 접합되면서 상기 피적층 반도체 패키지의 접지 구멍의 내주면과도 접합되며,
    상기 적층 반도체 패키지의 수지 봉합부는 상기 피적층 반도체 패키지의 방열판의 홈에 삽입되어 상기 피적층 반도체 패키지의 방열판 위에 상기 적층 반도체 패키지의 배선기판의 하부면이 밀착되어 적층되는 것을 특징으로 하는 적층 패키지.
  14. 제 13항에 있어서, 최상부에 적층된 반도체 패키지의 접지 접속 패드와 철부를 전기적으로 연결하는 접지 범프를 포함하는 것을 특징으로 하는 적층 패키지.
  15. 제 13항에 있어서, 상기 반도체 패키지의 배선기판은,
    상기 접지 단자 및 상기 신호 단자가 형성된 상기 기판 몸체의 외곽과 이웃하는 외곽의 상기 하부면에 형성된 더미 접지 패드와;
    상기 더미 접지 패드 위의 상기 기판 몸체의 상부면에 형성된 더미 접지 접속 패드와;
    상기 기판 몸체를 관통하여 상기 더미 접지 패드와 더미 접지 접속 패드를 연결하는 더미 비아 홀;을 더 포함하고,
    상기 외부접속단자는 상기 더미 볼 패드에 형성된 더미 접지 단자;를 더 포함하고,
    상기 방열판의 외곽에는 상기 더미 접속 패드를 덮는 더미 철부가 형성되며, 상기 더미 철부에는 상기 더미 접지 접속 패드가 노출되게 더미 접지 구멍이 형성된 것을 특징으로 하는 적층 패키지.
  16. 제 15항에 있어서, 상기 더미 접지 단자의 수평방향의 최대 직경은 상기 더미 접지 구멍의 내경에 대응되는 것을 특징으로 하는 적층 패키지.
  17. 제 16항에 있어서, 상기 피적층 반도체 패키지의 방열판의 더미 접지 구멍에 노출된 상기 더미 접지 접속 패드에 상기 적층 반도체 패키지의 더미 접지 단자가 삽입되어 접합되면서 상기 피적층 반도체 패키지의 더미 접지 구멍의 내주면과도 접합되는 것을 특징으로 하는 적층 패키지.
  18. 제 17항에 있어서, 최상부에 적층된 반도체 패키지의 접지 접속 패드와 철부를 전기적으로 연결하는 접지 범프를 포함하는 것을 특징으로 하는 적층 패키지.
  19. 제 18항에 있어서, 상기 최상부에 적층된 반도체 패키지의 더미 접지 접속 패드와 더미 철부를 전기적으로 연결하는 더미 접지 범프를 포함하는 것을 특징으로 하는 적층 패키지.
  20. 제 1항에 있어서, 상기 반도체 칩의 전극 패드가 상기 배선기판의 상부면에 상기 전극 패드에 형성된 전극 범프를 매개로 플립 칩 본딩된 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  21. 제 20항에 있어서, 상기 배선기판은,
    상기 반도체 칩의 활성면보다는 큰 면적을 갖는 기판 몸체와;
    상기 기판 몸체의 상부면에 형성되며, 상기 반도체 칩의 전극 범프가 플립 칩 본딩되는 기판 패드와, 상기 기판 패드와 연결되어 상기 기판 몸체 상부면의 외곽에 형성된 접속 패드를 갖는 상부 배선층과, 상기 접속 패드에 대응되는 상기 기판 몸체의 하부면에 형성된 볼 패드를 갖는 하부 배선층을 포함하는 금속 배선층과;
    상기 기판 몸체를 관통하여 상기 볼 패드와 상기 접속 패드를 전기적으로 연결하는 비아 홀과;
    상기 기판 패드, 볼 패드 및 접속 패드를 제외한 상기 기판 몸체의 상부면과 하부면에 형성되어 상기 금속 배선층을 보호하는 절연성 보호층;을 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  22. 제 21항에 있어서, 상기 볼 패드는,
    상기 접지 단자가 접합되며, 상기 접지 접속 패드와 전기적으로 연결되는 접지 패드와;
    상기 신호 단자가 접합되며, 상기 신호 접속 패드와 전기적으로 연결되는 신호 패드;를 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  23. 제 22항에 있어서, 상기 배선기판의 하부면으로 돌출된 상기 외부접속단자의 높이는 상기 배선기판 상부면에 적층된 상기 반도체 칩과 상기 방열판의 높이의 합보다는 길게 형성된 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  24. 제 23항에 있어서, 상기 접지 단자의 수평방향의 최대 직경은 상기 접지 구멍의 내경에 대응되는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  25. 제 24항에 있어서, 상기 배선기판은,
    상기 접지 패드와 상기 신호 패드가 형성된 상기 기판 몸체의 외곽과 이웃하는 외곽의 하부면에 형성된 더미 접지 패드와;
    상기 더미 접지 패드 위의 상기 기판 몸체의 상부면에 형성된 더미 접지 접속 패드와;
    상기 기판 몸체를 관통하여 상기 더미 접지 패드와 더미 접지 접속 패드를 연결하는 더미 비아 홀;을 더 포함하고,
    상기 외부접속단자는 상기 더미 접지 패드에 형성된 더미 접지 단자;를 더 포함하고,
    상기 방열판의 외곽에는 상기 더미 접속 패드를 덮는 더미 철부가 형성되며, 상기 더미 철부에는 상기 더미 접지 접속 패드가 노출되게 더미 접지 구멍이 형성된 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  26. 제 25항에 있어서, 상기 더미 접지 단자의 수평방향의 최대 직경은 상기 더미 접지 구멍의 내경에 대응되는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  27. 제 20항 내지 26항의 어느 한 항에 있어서, 상기 접지 접속 패드와 상기 철부를 전기적으로 연결하는 접지 범프;를 더 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  28. 제 25항 또는 26항에 있어서, 상기 접지 접속 패드와 상기 철부를 전기적으로 연결하는 접지 범프와;
    상기 더미 접지 접속 패드와 상기 더미 철부를 전기적으로 연결하는 더미 접지 범프;를 더 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  29. 제 24항에 따른 반도체 패키지들을 3차원으로 적층한 적층 패키지로서,
    피적층 반도체 패키지의 방열판의 요부에 노출된 상기 신호 접속 패드에 적층 반도체 패키지의 신호 단자가 상기 피적층 반도체 패키지의 방열판에 이격되어 접합되고,
    상기 피적층 반도체 패키지의 방열판의 접지 구멍에 노출된 상기 접지 접속 패드에 상기 적층 반도체 패키지의 접지 단자가 삽입되어 접합되면서 상기 피적층 반도체 패키지의 접지 구멍의 내주면과도 접합되며,
    상기 피적층 반도체 패키지의 방열판 위에 상기 적층 반도체 패키지의 배선기판의 하부면이 밀착되어 적층되는 것을 특징으로 하는 적층 패키지.
  30. 제 29항에 있어서, 최상부에 적층된 반도체 패키지의 접지 접속 패드와 철부를 전기적으로 연결하는 접지 범프를 포함하는 것을 특징으로 하는 적층 패키지.
  31. 제 29항에 있어서, 상기 반도체 패키지의 배선기판은,
    상기 접지 패드와 상기 신호 패드가 형성된 상기 기판 몸체의 외곽과 이웃하는 외곽의 상기 하부면에 형성된 더미 접지 패드와;
    상기 더미 접지 패드 위의 상기 기판 몸체의 상부면에 형성된 더미 접지 접속 패드와;
    상기 기판 몸체를 관통하여 상기 더미 접지 패드와 더미 접지 접속 패드를 연결하는 더미 비아 홀;을 더 포함하고,
    상기 외부접속단자는 상기 더미 볼 패드에 형성된 더미 접지 단자;를 더 포함하고,
    상기 방열판의 외곽에는 상기 더미 접속 패드를 덮는 더미 철부가 형성되며, 상기 더미 철부에는 상기 더미 접지 접속 패드가 노출되게 더미 접지 구멍이 형성된 것을 특징으로 하는 적층 패키지.
  32. 제 31항에 있어서, 상기 더미 접지 단자의 수평방향의 최대 직경은 상기 더미 접지 구멍의 내경에 대응되는 것을 특징으로 하는 적층 패키지.
  33. 제 32항에 있어서, 상기 피적층 반도체 패키지의 방열판의 더미 접지 구멍에 노출된 상기 더미 접지 접속 패드에 상기 적층 반도체 패키지의 더미 접지 단자가 삽입되어 접합되면서 상기 피적층 반도체 패키지의 더미 접지 구멍의 내주면과도 접합되는 것을 특징으로 하는 적층 패키지.
  34. 제 33항에 있어서, 최상부에 적층된 반도체 패키지의 접지 접속 패드와 철부를 전기적으로 연결하는 접지 범프를 포함하는 것을 특징으로 하는 적층 패키지.
  35. 제 34항에 있어서, 상기 최상부에 적층된 반도체 패키지의 더미 접지 접속 패드와 더미 철부를 전기적으로 연결하는 더미 접지 범프를 포함하는 것을 특징으로 하는 적층 패키지.
  36. 적층 패키지용 방열판을 갖는 반도체 패키지로서,
    활성면에 복수개의 전극 패드가 형성된 반도체 칩과;
    상부면과, 상기 상부면에 반대되는 하부면을 가지며, 상기 상부면에 상기 반도체 칩의 활성면이 부착되어 상기 전극 패드가 전기적으로 연결되며, 상기 반도체 칩 외곽의 상기 하부면에 형성된 볼 패드와, 상기 볼 패드와 연결되어 상기 볼 패드 위의 상기 상부면에 형성된 접속 패드를 갖는 배선기판과;
    상기 배선기판의 하부면에 부착된 방열판과;
    상기 배선기판의 볼 패드에 형성된 접지 단자와 신호 단자를 포함하는 외부접속단자;를 포함하며,
    상기 배선기판의 볼 패드는 상기 접지 단자와 연결되는 접지 패드와, 상기 신호 단자와 연결되는 신호 패드를 포함하고,
    상기 방열판의 외곽에는 상기 신호 단자가 노출·돌출될 수 있는 요부가 형성되고, 상기 접지 패드를 덮는 철부가 형성되며, 상기 철부에는 상기 접지 단자가 노출·돌출되게 접지 구멍이 형성되고, 상기 접지 구멍의 내주면에 상기 접지 단자가 접합되는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  37. 제 36항에 있어서, 상기 반도체 칩은 전극 패드가 활성면의 중심 부분을 따라서 형성된 센터 패드형 반도체 칩인 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  38. 제 37항에 있어서, 상기 배선기판은,
    중심 부분에 상기 반도체 칩의 전극 패드가 노출될 수 있는 윈도우가 형성되어 있으며, 상기 반도체 칩의 활성면보다는 큰 면적을 갖는 기판 몸체와;
    상기 기판 몸체의 하부면에 형성되며 상기 윈도우에 근접하게 형성되어 상기 반도체 칩의 전극 패드와 전기적으로 연결되는 기판 패드와, 상기 기판 패드와 연결되어 실장된 상기 반도체 칩 외측의 상기 기판 몸체 외곽의 하부면에 형성된 상기 볼 패드를 갖는 하부 배선층과, 상기 볼 패드 위의 상기 기판 몸체의 상부면에 형성되는 상기 접속 패드를 갖는 하부 배선층을 포함하는 금속 배선층과;
    상기 기판 몸체를 관통하여 상기 볼 패드와 상기 접속 패드를 전기적으로 연결하는 비아 홀과;
    상기 기판 패드, 볼 패드 및 접속 패드를 제외한 상기 기판 몸체의 상부면과 하부면에 형성되어 상기 금속 배선층을 보호하는 절연성 보호층;을 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  39. 제 38항에 있어서, 상기 접속 패드는,
    상기 접지 패드에 대응되는 상기 기판 몸체의 상부면에 형성된 접지 접속 패드와;
    상기 신호 패드에 대응되는 상기 기판 몸체의 상부면에 형성된 신호 접속 패드;를 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  40. 제 39항에 있어서, 상기 윈도우에 노출된 상기 반도체 칩의 전극 패드와 상기 기판 패드를 연결하는 본딩 와이어;를 포함하고,
    상기 윈도우에 대응되는 상기 방열판 상부면의 중심 부분에는 상기 본딩 와이어와는 이격되게 소정의 깊이의 홈이 형성된 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  41. 제 39항에 있어서, 상기 윈도우에 노출된 상기 반도체 칩의 전극 패드와 상기 기판 패드를 연결하는 본딩 와이어와;
    상기 윈도우에 노출된 상기 반도체 칩의 전극 패드와 상기 본딩 와이어를 보호하기 위하여 상기 윈도우를 봉합하는 수지 봉합부;를 더 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  42. 제 41항에 있어서, 상기 방열판 상부면의 중심 부분에는 상기 배선기판의 하부면으로 돌출된 상기 수지 봉합부가 삽입될 수 있도록 소정의 깊이의 홈이 형성된 것을 특징으로 적층 패키지용 방열판을 갖는 반도체 패키지.
  43. 제 42항에 있어서, 상기 방열판 아래로 돌출된 상기 외부접속단자의 높이는 상기 배선기판 상부면에 적층된 상기 반도체 칩의 높이 보다는 길게 형성된 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  44. 제 43항에 있어서, 상기 배선기판은,
    상기 접지 패드와 상기 신호 패드가 형성된 상기 기판 몸체의 외곽과 이웃하는 외곽의 상기 하부면에 형성된 더미 접지 패드와;
    상기 더미 접지 패드 위의 상기 기판 몸체의 상부면에 형성된 더미 접지 접속 패드와;
    상기 기판 몸체를 관통하여 상기 더미 접지 패드와 더미 접지 접속 패드를 연결하는 더미 비아 홀;을 더 포함하고,
    상기 외부접속단자는 상기 더미 접지 패드에 형성된 더미 접지 단자;를 더 포함하고,
    상기 방열판의 외곽에는 상기 더미 접지 패드를 덮는 더미 철부가 형성되며, 상기 더미 철부에는 상기 더미 접지 패드가 노출되게 더미 접지 구멍이 형성되고, 상기 더미 접지 구멍의 내주면에 상기 더미 접지 단자가 접합되는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  45. 제 39항 내지 44항의 어느 한 항에 있어서, 상기 반도체 칩의 배면에 부착된 제 2 방열판과;
    상기 제 2 방열판과 상기 접지 접속 패드를 연결하는 접지 범프;를 더 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  46. 제 44항에 있어서, 상기 반도체 칩의 배면에 부착된 제 2 방열판과;
    상기 제 2 방열판과 상기 접지 접속 패드를 연결하는 접지 범프와;
    상기 제 2 방열판과 상기 더미 접지 접속 패드를 연결하는 더미 접지 범프;를 더 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  47. 제 39항 내지 44항의 어느 한 항에 있어서, 상기 배선기판 상부면에 실장된 상기 반도체 칩의 외주면을 덮는 제 2 수지 봉합부를 더 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  48. 제 39항에 따른 반도체 패키지들을 3차원으로 적층한 적층 패키지로서,
    피적층 반도체 패키지의 상기 신호 접속 패드에 적층 반도체 패키지의 신호 단자가 접합되고,
    상기 피적층 반도체 패키지의 상기 접지 접속 패드에 상기 적층 반도체 패키지의 접지 단자가 접합되어 상기 피적층 반도체 패키지의 반도체 칩 위에 상기 적층 반도체 패키지의 방열판이 밀착되어 적층되는 것을 특징으로 하는 적층 패키지.
  49. 제 48항에 있어서, 상기 반도체 패키지의 배선기판은,
    상기 접지 패드와 상기 신호 패드가 형성된 상기 기판 몸체의 외곽과 이웃하는 외곽의 상기 하부면에 형성된 더미 접지 패드와;
    상기 더미 접지 패드 위의 상기 기판 몸체의 상부면에 형성된 더미 접지 접속 패드와;
    상기 기판 몸체를 관통하여 상기 더미 접지 패드와 더미 접지 접속 패드를 연결하는 더미 비아 홀;을 더 포함하고,
    상기 외부접속단자는 상기 더미 접지 패드에 형성된 더미 접지 단자;를 더 포함하고,
    상기 방열판의 외곽에는 상기 더미 접지 패드를 덮는 더미 철부가 형성되며, 상기 더미 철부에는 상기 더미 접지 패드가 노출되게 더미 접지 구멍이 형성되고, 상기 더미 접지 구멍의 내주면에 상기 더미 접지 단자가 접합되는 것을 특징으로 하는 적층 패키지.
  50. 제 49항에 있어서, 상기 피적층 반도체 패키지의 상기 더미 접지 접속 패드에 상기 적층 반도체 패키지의 더미 접지 단자가 접합되는 것을 특징으로 하는 적층 패키지.
  51. 제 48항에 있어서, 최상부에 적층된 반도체 패키지의 반도체 칩 배면에 부착된 제 2 방열판과;
    상기 제 2 방열판과 상기 최상부에 적층된 반도체 패키지의 접지 접속 패드를 연결하는 접지 범프;를 더 포함하는 것을 특징으로 하는 적층 패키지.
  52. 제 50항에 있어서, 최상부에 적층된 반도체 패키지의 반도체 칩 배면에 부착된 제 2 방열판과;
    상기 제 2 방열판과 상기 최상부에 적층된 반도체 패키지의 접지 접속 패드를 연결하는 접지 범프;
    상기 제 2 방열판과 상기 최상부에 적층된 반도체 패키지의 더미 접지 접속 패드를 연결하는 더미 접지 범프;를 더 포함하는 것을 특징으로 하는 적층 패키지.
  53. 제 36항에 있어서, 상기 반도체 칩의 전극 패드가 상기 배선기판의 상부면에 플립 칩 본딩된 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  54. 제 53항에 있어서, 상기 배선기판은,
    상기 반도체 칩의 활성면보다는 큰 면적을 갖는 기판 몸체와;
    상기 기판 몸체의 상부면에 형성되며, 상기 반도체 칩의 전극 패드가 상기 전극 패드에 형성된 전극 범프를 매개로 플립 칩 본딩되는 기판 패드와, 상기 기판 패드와 연결되어 상기 기판 몸체 상부면의 외곽에 형성된 상기 접속 패드를 갖는 상부 배선층과, 상기 접속 패드에 대응되는 상기 기판 몸체의 하부면에 형성된 상기 볼 패드를 갖는 하부 배선층을 포함하는 금속 배선층과;
    상기 기판 몸체를 관통하여 상기 볼 패드와 상기 접속 패드를 전기적으로 연결하는 비아 홀과;
    상기 기판 패드, 볼 패드 및 접속 패드를 제외한 상기 기판 몸체의 상부면과 하부면에 형성되어 상기 금속 배선층을 보호하는 절연성 보호층;을 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  55. 제 54항에 있어서, 상기 볼 패드는,
    상기 접지 단자가 접합되며, 상기 접지 접속 패드와 전기적으로 연결되는 접지 패드와;
    상기 신호 단자가 접합되며, 상기 신호 접속 패드와 전기적으로 연결되는 신호 패드;를 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  56. 제 55항에 있어서, 상기 외부접속단자의 길이는 상기 배선기판 상부면에 적층된 상기 반도체 칩과 상기 방열판의 두께의 합보다는 길게 형성된 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  57. 제 56항에 있어서, 상기 배선기판은,
    상기 접지 패드와 상기 신호 패드가 형성된 상기 기판 몸체의 외곽과 이웃하는 외곽의 상기 하부면에 형성된 더미 접지 패드와;
    상기 더미 접지 패드 위의 상기 기판 몸체의 상부면에 형성된 더미 접지 접속 패드와;
    상기 기판 몸체를 관통하여 상기 더미 접지 패드와 더미 접지 접속 패드를 연결하는 더미 비아 홀;을 더 포함하고,
    상기 외부접속단자는 상기 더미 접지 패드에 형성된 더미 접지 단자;를 더 포함하고,
    상기 방열판의 외곽에는 상기 더미 접속 패드를 덮는 더미 철부가 형성되며, 상기 더미 철부에는 상기 더미 접지 접속 패드가 노출되게 더미 접지 구멍이 형성된 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  58. 제 53항 내지 57항의 어느 한 항에 있어서, 상기 접지 접속 패드와 상기 철부를 전기적으로 연결하는 접지 범프;를 더 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  59. 제 57항에 있어서, 상기 접지 접속 패드와 상기 철부를 전기적으로 연결하는 접지 범프와;
    상기 더미 접지 접속 패드와 상기 더미 철부를 전기적으로 연결하는 더미 접지 범프;를 더 포함하는 것을 특징으로 하는 적층 패키지용 방열판을 갖는 반도체 패키지.
  60. 제 55항에 따른 반도체 패키지들을 3차원으로 적층한 적층 패키지로서,
    피적층 반도체 패키지의 상기 신호 접속 패드에 적층 반도체 패키지의 신호 단자가 접합되고,
    상기 피적층 반도체 패키지의 상기 접지 접속 패드에 상기 적층 반도체 패키지의 접지 단자가 접합되어 상기 피적층 반도체 패키지의 반도체 칩 위에 상기 적층 반도체 패키지의 방열판이 밀착되어 적층되는 것을 특징으로 하는 적층 패키지.
  61. 제 60항에 있어서, 상기 반도체 패키지의 배선기판은,
    상기 접지 패드와 상기 신호 패드가 형성된 상기 기판 몸체의 외곽과 이웃하는 외곽의 상기 하부면에 형성된 더미 접지 패드와;
    상기 더미 접지 패드 위의 상기 기판 몸체의 상부면에 형성된 더미 접지 접속 패드와;
    상기 기판 몸체를 관통하여 상기 더미 접지 패드와 더미 접지 접속 패드를 연결하는 더미 비아 홀;을 더 포함하고,
    상기 외부접속단자는 상기 더미 접지 패드에 형성된 더미 접지 단자;를 더 포함하고,
    상기 방열판의 외곽에는 상기 더미 접지 패드를 덮는 더미 철부가 형성되며, 상기 더미 철부에는 상기 더미 접지 패드가 노출되게 더미 접지 구멍이 형성되고, 상기 더미 접지 구멍의 내주면에 상기 더미 접지 단자가 접합되는 것을 특징으로 하는 적층 패키지.
  62. 제 61항에 있어서, 상기 피적층 반도체 패키지의 상기 더미 접지 접속 패드에 상기 적층 반도체 패키지의 더미 접지 단자가 접합되는 것을 특징으로 하는 적층 패키지.
  63. 제 60항에 있어서, 최상부에 적층된 반도체 패키지의 반도체 칩 배면에 부착된 제 2 방열판과;
    상기 제 2 방열판과 상기 최상부에 적층된 반도체 패키지의 접지 접속 패드를 연결하는 접지 범프;를 더 포함하는 것을 특징으로 하는 적층 패키지.
  64. 제 62항에 있어서, 최상부에 적층된 반도체 패키지의 반도체 칩 배면에 부착된 제 2 방열판과;
    상기 제 2 방열판과 상기 최상부에 적층된 반도체 패키지의 접지 접속 패드를 연결하는 접지 범프;
    상기 제 2 방열판과 상기 최상부에 적층된 반도체 패키지의 더미 접지 접속 패드를 연결하는 더미 접지 범프;를 더 포함하는 것을 특징으로 하는 적층 패키지.
KR1020040016179A 2004-03-10 2004-03-10 방열판을 갖는 반도체 패키지 및 그를 이용한 적층 패키지 KR100585226B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040016179A KR100585226B1 (ko) 2004-03-10 2004-03-10 방열판을 갖는 반도체 패키지 및 그를 이용한 적층 패키지
US11/065,822 US7317247B2 (en) 2004-03-10 2005-02-24 Semiconductor package having heat spreader and package stack using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040016179A KR100585226B1 (ko) 2004-03-10 2004-03-10 방열판을 갖는 반도체 패키지 및 그를 이용한 적층 패키지

Publications (2)

Publication Number Publication Date
KR20050090882A true KR20050090882A (ko) 2005-09-14
KR100585226B1 KR100585226B1 (ko) 2006-06-01

Family

ID=34918750

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040016179A KR100585226B1 (ko) 2004-03-10 2004-03-10 방열판을 갖는 반도체 패키지 및 그를 이용한 적층 패키지

Country Status (2)

Country Link
US (1) US7317247B2 (ko)
KR (1) KR100585226B1 (ko)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100854031B1 (ko) * 2006-07-28 2008-08-26 삼성전자주식회사 적층형 비지에이 반도체 패키지
KR100885911B1 (ko) * 2006-11-16 2009-02-26 삼성전자주식회사 열방출 특성을 개선한 반도체 패키지
KR100887475B1 (ko) * 2007-02-26 2009-03-10 주식회사 네패스 반도체 패키지 및 그 제조방법
US7868462B2 (en) 2006-02-23 2011-01-11 Samsung Electronics Co., Ltd. Semiconductor package including transformer or antenna
KR101257218B1 (ko) * 2011-09-30 2013-04-29 에스티에스반도체통신 주식회사 패키지 온 패키지 및 이의 제조방법
KR101387701B1 (ko) * 2007-08-01 2014-04-23 삼성전자주식회사 반도체 패키지 및 이의 제조방법
KR20150142497A (ko) * 2014-06-12 2015-12-22 에스티에스반도체통신 주식회사 반도체 패키지 및 그 제조방법
KR20180076156A (ko) * 2016-12-27 2018-07-05 주식회사 에스에프에이반도체 반도체 패키지 및 그 제조 방법
US10192855B2 (en) 2014-11-10 2019-01-29 Samsung Electronics Co., Ltd. Semiconductor package and electronic device having heat dissipation pattern and/or heat conducting line

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050089219A (ko) * 2004-03-04 2005-09-08 주식회사 팬택앤큐리텔 정전기 보호 및 잡음 차단이 가능한 일렉트리트 콘덴서마이크로폰
KR100688500B1 (ko) * 2004-09-06 2007-03-02 삼성전자주식회사 반도체 칩 보호용 더미 패키지 기판을 구비하는 멀티스택패키지와 그 제조 방법
JP5116268B2 (ja) * 2005-08-31 2013-01-09 キヤノン株式会社 積層型半導体装置およびその製造方法
US20070070311A1 (en) * 2005-09-23 2007-03-29 Asml Netherlands B.V. Contacts to microdevices
US8704349B2 (en) * 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US20070241441A1 (en) * 2006-04-17 2007-10-18 Stats Chippac Ltd. Multichip package system
TWI317996B (en) * 2006-09-06 2009-12-01 Advanced Semiconductor Eng Chip package structure and heat sink for chip package
TWI334204B (en) * 2006-12-07 2010-12-01 Nanya Technology Corp Package device
US8409920B2 (en) * 2007-04-23 2013-04-02 Stats Chippac Ltd. Integrated circuit package system for package stacking and method of manufacture therefor
JP2009206429A (ja) * 2008-02-29 2009-09-10 Toshiba Corp 記憶媒体
US8247894B2 (en) * 2008-03-24 2012-08-21 Stats Chippac Ltd. Integrated circuit package system with step mold recess
US8270176B2 (en) 2008-08-08 2012-09-18 Stats Chippac Ltd. Exposed interconnect for a package on package system
US8102032B1 (en) 2008-12-09 2012-01-24 Amkor Technology, Inc. System and method for compartmental shielding of stacked packages
US8647924B2 (en) * 2009-04-13 2014-02-11 United Test And Assembly Center Ltd. Semiconductor package and method of packaging semiconductor devices
US8039316B2 (en) * 2009-04-14 2011-10-18 Stats Chippac Ltd. Integrated circuit packaging system with stacked integrated circuit and heat spreader with openings and method of manufacture thereof
US8518752B2 (en) * 2009-12-02 2013-08-27 Stats Chippac Ltd. Integrated circuit packaging system with stackable package and method of manufacture thereof
US8569869B2 (en) * 2010-03-23 2013-10-29 Stats Chippac Ltd. Integrated circuit packaging system with encapsulation and method of manufacture thereof
US20120299173A1 (en) * 2011-05-26 2012-11-29 Futurewei Technologies, Inc. Thermally Enhanced Stacked Package and Method
CN102522380B (zh) 2011-12-21 2014-12-03 华为技术有限公司 一种PoP封装结构
KR101483874B1 (ko) * 2013-07-29 2015-01-16 삼성전기주식회사 인쇄회로기판
KR102243287B1 (ko) 2014-10-15 2021-04-23 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR102216195B1 (ko) * 2014-12-15 2021-02-16 에스케이하이닉스 주식회사 복수 개의 칩을 적층한 반도체 패키지
KR102372300B1 (ko) 2015-11-26 2022-03-08 삼성전자주식회사 스택 패키지 및 그 제조 방법
FR3044864B1 (fr) * 2015-12-02 2018-01-12 Valeo Systemes De Controle Moteur Dispositif electrique et procede d'assemblage d'un tel dispositif electrique
TWI628757B (zh) 2015-12-23 2018-07-01 力成科技股份有限公司 終極薄扇出型晶片封裝構造及其製造方法
US10910233B2 (en) * 2018-04-11 2021-02-02 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US20210035916A1 (en) * 2019-07-29 2021-02-04 Nanya Technology Corporation Semiconductor package
CN113113367A (zh) * 2020-01-13 2021-07-13 华为技术有限公司 芯片、芯片的制造方法和电子设备
US11527480B2 (en) * 2020-04-30 2022-12-13 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11488883B1 (en) 2021-04-13 2022-11-01 Western Digital Technologies, Inc. Semiconductor device package having thermally conductive layers for heat dissipation

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5654587A (en) * 1993-07-15 1997-08-05 Lsi Logic Corporation Stackable heatsink structure for semiconductor devices
US6104093A (en) 1997-04-24 2000-08-15 International Business Machines Corporation Thermally enhanced and mechanically balanced flip chip package and method of forming
KR100271639B1 (ko) * 1997-12-23 2000-11-15 김영환 적층형 반도체패키지 및 그 제조방법 및 그 적층방법
JP2000114413A (ja) 1998-09-29 2000-04-21 Sony Corp 半導体装置、その製造方法および部品の実装方法
KR100362501B1 (ko) 1998-10-31 2003-02-14 앰코 테크놀로지 코리아 주식회사 반도체장치
US6507101B1 (en) * 1999-03-26 2003-01-14 Hewlett-Packard Company Lossy RF shield for integrated circuits
US6191360B1 (en) * 1999-04-26 2001-02-20 Advanced Semiconductor Engineering, Inc. Thermally enhanced BGA package
JP3269815B2 (ja) * 1999-12-13 2002-04-02 富士通株式会社 半導体装置及びその製造方法
KR100649878B1 (ko) 2000-12-29 2006-11-24 앰코 테크놀로지 코리아 주식회사 반도체 패키지
KR100716867B1 (ko) 2001-03-30 2007-05-09 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 히트싱크의 그라운딩 방법
US6486554B2 (en) 2001-03-30 2002-11-26 International Business Machines Corporation Molded body for PBGA and chip-scale packages
KR20030041653A (ko) 2001-11-21 2003-05-27 주동욱 플립칩비지에이에서 접착성이 향상된 일체형 방열판을이용하여 그라운드를 확보하는 방법
KR20030060436A (ko) * 2002-01-09 2003-07-16 삼성전자주식회사 방열용 금속범프를 포함한 반도체 칩 패키지 적층 모듈
JP3968703B2 (ja) * 2002-06-26 2007-08-29 ソニー株式会社 リードレスパッケージおよび半導体装置
KR100512810B1 (ko) * 2002-10-22 2005-09-07 주식회사 유니세미콘 스택 패키지 및 그 제조방법
TWI286832B (en) * 2002-11-05 2007-09-11 Advanced Semiconductor Eng Thermal enhance semiconductor package

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7868462B2 (en) 2006-02-23 2011-01-11 Samsung Electronics Co., Ltd. Semiconductor package including transformer or antenna
KR100854031B1 (ko) * 2006-07-28 2008-08-26 삼성전자주식회사 적층형 비지에이 반도체 패키지
KR100885911B1 (ko) * 2006-11-16 2009-02-26 삼성전자주식회사 열방출 특성을 개선한 반도체 패키지
US7973400B2 (en) 2006-11-16 2011-07-05 Samsung Electronics Co., Ltd. Semiconductor package having improved heat spreading performance
US8786067B2 (en) 2006-11-16 2014-07-22 Samsung Electronics Co., Ltd. Semiconductor package having improved heat spreading performance
KR100887475B1 (ko) * 2007-02-26 2009-03-10 주식회사 네패스 반도체 패키지 및 그 제조방법
TWI384593B (zh) * 2007-02-26 2013-02-01 Nepes Corp 半導體封裝及其製造方法
KR101387701B1 (ko) * 2007-08-01 2014-04-23 삼성전자주식회사 반도체 패키지 및 이의 제조방법
KR101257218B1 (ko) * 2011-09-30 2013-04-29 에스티에스반도체통신 주식회사 패키지 온 패키지 및 이의 제조방법
KR20150142497A (ko) * 2014-06-12 2015-12-22 에스티에스반도체통신 주식회사 반도체 패키지 및 그 제조방법
US10192855B2 (en) 2014-11-10 2019-01-29 Samsung Electronics Co., Ltd. Semiconductor package and electronic device having heat dissipation pattern and/or heat conducting line
KR20180076156A (ko) * 2016-12-27 2018-07-05 주식회사 에스에프에이반도체 반도체 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
US20050199993A1 (en) 2005-09-15
US7317247B2 (en) 2008-01-08
KR100585226B1 (ko) 2006-06-01

Similar Documents

Publication Publication Date Title
KR100585226B1 (ko) 방열판을 갖는 반도체 패키지 및 그를 이용한 적층 패키지
US10134663B2 (en) Semiconductor device
US10354984B2 (en) Semiconductor assembly with electromagnetic shielding and thermally enhanced characteristics and method of making the same
US6731009B1 (en) Multi-die assembly
KR100209993B1 (ko) 필름 캐리어 반도체 장치
US6803254B2 (en) Wire bonding method for a semiconductor package
US6987325B2 (en) Bond pad rerouting element and stacked semiconductor device assemblies including the rerouting element
US6982485B1 (en) Stacking structure for semiconductor chips and a semiconductor package using it
US7129571B2 (en) Semiconductor chip package having decoupling capacitor and manufacturing method thereof
US7453153B2 (en) Circuit device
US9087710B2 (en) Semiconductor device with stacked semiconductor chips
KR20140057979A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
KR19990079658A (ko) 반도체패키지
KR20140057982A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US20090146314A1 (en) Semiconductor Device
US8040682B2 (en) Semiconductor device
US20060284298A1 (en) Chip stack package having same length bonding leads
US20070291457A1 (en) IC packages with internal heat dissipation structures
CN112117262A (zh) 半导体封装件
KR100673379B1 (ko) 적층 패키지와 그 제조 방법
US20070138616A1 (en) Semiconductor device and manufacturing method of the same
CN113410215B (zh) 半导体封装结构及其制备方法
EP3182449A1 (en) Semiconductor package
TWI423405B (zh) 具載板之封裝結構
US20040125574A1 (en) Multi-chip semiconductor package and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee