JP2016174129A - 光検出装置 - Google Patents

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隆太 山田
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Abstract

【課題】画素間の信号到達時間の差を小さく抑制することが可能な光検出装置を提供する。【解決手段】半導体基板１Ｎは、複数の画素（アバランシェフォトダイオードＡＰＤ）が配置されている第一領域ＲＳ１と、主面１Ｎａと主面１Ｎｂとが対向している方向から見て、第一領域ＲＳ１に囲まれるように第一領域ＲＳ１の内側に位置している第二領域ＲＳ２と、を有している。半導体基板１Ｎの第二領域ＲＳ２には、半導体基板１Ｎを貫通する貫通孔ＴＨが形成されている。半導体基板１Ｎの主面１Ｎａ側に配置されていると共に複数の画素（アバランシェフォトダイオードＡＰＤ）と電気的に接続されている電極Ｅ３と、搭載基板２０の主面２０ａ側に配置されている電極Ｅ５とは、貫通孔ＴＨに挿通されているボンディングワイヤＷ１を介して接続されている。【選択図】図３

Description

本発明は、光検出装置に関する。
複数の画素を有するフォトダイオードアレイが形成されている半導体基板を有している半導体光検出素子と、半導体光検出素子が対向配置されている搭載基板と、を備える光検出装置が知られている（たとえば、特許文献１参照）。
米国特許第８４２０４３３号明細書
特許文献１に記載された光検出装置では、半導体基板の角に切り欠きが形成されており、当該切り欠きの位置に、半導体基板に配置されている第一電極と搭載基板に配置されている第二電極とを接続するワイヤが配置されている。半導体基板に配置されている第一電極は、切り欠きの近傍に配置されている。このため、第一電極の近傍に位置する画素と、第一電極から離れて位置する画素（たとえば、切り欠きが形成されている角と対角に位置する角の近傍に位置する画素）とでは、第一電極までの配線距離が大きく異なる。
第一電極の近傍に位置する画素と、第一電極から離れて位置する画素とでは、配線抵抗が異なる。第一電極までの配線距離が長い画素ほど、配線抵抗が大きい。第一電極と画素との間の配線に生じる浮遊容量も、第一電極の近傍に位置する画素と、第一電極から離れて位置する画素とで異なる。第一電極までの配線距離が長い画素ほど、浮遊容量が大きい。配線抵抗及び浮遊容量が画素間で異なっていると、画素から第一電極までの信号到達時間が画素間で異なってしまう。画素間の配線抵抗及び浮遊容量の差が大きいほど、画素間の信号到達時間の差が大きい。
本発明は、画素間の信号到達時間の差を小さく抑制することが可能な光検出装置を提供することを目的とする。
本発明に係る光検出素子は、複数の画素を有するフォトダイオードアレイが形成されていると共に互いに対向する第一主面と第二主面とを含んでいる半導体基板を有している半導体光検出素子と、半導体光検出素子が対向配置されていると共に、半導体基板の第二主面と対向する第三主面と該第三主面と対向する第四主面とを含んでいる搭載基板と、を備え、半導体基板は、複数の画素が配置されている第一領域と、第一主面と第二主面とが対向している方向から見て、第一領域に囲まれるように第一領域の内側に位置している第二領域と、を有し、半導体基板の第二領域には、半導体基板を貫通する貫通孔が形成されており、半導体基板の第一主面側に配置されていると共に複数の画素と電気的に接続されている第一電極と、搭載基板の第三主面側に配置されている第二電極とは、貫通孔に挿通されている第一ワイヤを介して接続されている。
本発明に係る光検出素子では、貫通孔が、第一主面と第二主面とが対向している方向から見て、複数の画素が配置されている第一領域に囲まれるように第一領域の内側に位置している第二領域に形成されている。貫通孔には、第一電極と第二電極とを接続している第一ワイヤが挿通されている。これにより、フォトダイオードアレイの信号が、半導体基板の第一主面側から取り出され、搭載基板の第三主面側に送られる。第一ワイヤが挿通される貫通孔は、半導体基板の第二領域に形成されている。このため、本発明では、半導体基板の角に形成された切り欠きの位置にワイヤが配置されている従来の光検出装置に比して、画素間の配線距離の差が小さい。したがって、本発明によれば、画素間の信号到達時間の差を小さく抑制することができる。
複数の半導体光検出素子を備え、各半導体光検出素子は、第二主面と第三主面とが対向するように、搭載基板に配置されており、半導体光検出素子ごとに、第一電極と第二電極とが第一ワイヤを介して接続されていてもよい。この場合、光検出装置が複数の半導体光検出素子を備えているので、光検出装置の受光領域の大面積化が図られる。各半導体光検出素子では、上述したように、画素間の信号到達時間の差が小さく抑制されている。
半導体光検出素子は、一つのフォトダイオードアレイを一つのチャンネルとして、複数のチャンネルを有し、チャンネルごとに、第一電極と第二電極とが第一ワイヤを介して接続されていてもよい。この場合、半導体光検出素子が複数のチャンネルを有しているので、半導体光検出素子（光検出装置）の受光領域の大面積化が図られる。各チャンネルでは、上述したように、画素間の信号到達時間の差が小さく抑制されている。
半導体基板の第一主面側に配置されていると共に半導体基板と電気的に接続されている第三電極と、搭載基板の第三主面側に配置されている第四電極とが、貫通孔に挿通されている第二ワイヤを介して接続されていてもよい。この場合、第二ワイヤ及び第三電極を通して、半導体基板に所定の電位（たとえば、カソード電位）を適切に与えることが可能となる。したがって、半導体基板に所定の電位を与えるための電極を半導体基板の第二主面側に配置する必要がなく、半導体光検出素子の製造コストを低減することができる。第二ワイヤは、第一ワイヤが挿通される貫通孔に挿通されるため、第二ワイヤが挿通される貫通孔を新たに形成する必要がない。これにより、半導体光検出素子の製造コストをより一層低減することができる。
第二領域は、第一主面と第二主面とが対向している方向から見て、第一領域の略中央に位置していてもよい。この場合、画素間の信号到達時間の差をより一層小さくすることができる。
貫通孔の開口は、円形状を呈していてもよい。貫通孔の径は、ワイヤを接続するために用いられるワイヤボンダのキャピラリを貫通孔に挿入可能とするために、キャピラリの外径に依存する。このため、貫通孔の開口が円形状を呈している場合、貫通孔の開口が他の形状を呈している場合に比して、貫通孔を形成するための領域が小さい。したがって、半導体光検出素子での開口率の低下を抑制することができる。
貫通孔の開口は、矩形状を呈していてもよい。この場合、貫通孔の縁から当該貫通孔の周囲に位置する各画素までの距離が同等となり、画素間で特性バラツきが生じるのを抑制することができる。
フォトダイオードアレイは、ガイガーモードで動作すると共に半導体基板内に形成された複数のアバランシェフォトダイオードと、それぞれのアバランシェフォトダイオードに対して直列に接続されると共に半導体基板の第一主面側に配置されたクエンチング抵抗と、クエンチング抵抗が並列に接続されると共に半導体基板の第一主面側に配置された信号線と、を含み、信号線は、第一電極に接続されていてもよい。この場合、フォトダイオードアレイでは、画素を構成するアバランシェフォトダイオードがフォトンを検出してガイガー放電したとき、アバランシェフォトダイオードに接続されたクエンチング抵抗の働きにより、パルス状の信号を得る。それぞれのアバランシェフォトダイオードが、各々フォトンをカウントする。このため、同じタイミングで複数個のフォトンが入射した時においても、総出力パルスの出力電荷量あるいは信号強度に応じて、入射したフォトン数が判明する。アバランシェフォトダイオード間の信号到達時間の差を小さく抑制されているので、時間分解能の劣化を抑制することができる。
本発明によれば、画素間の信号到達時間の差を小さく抑制することが可能な光検出装置を提供することができる。
本発明の実施形態に係る光検出装置を示す概略斜視図である。 半導体光検出素子の配列を説明するための図である。 本実施形態に係る光検出装置の断面構成を説明するための図である。 半導体光検出素子の概略平面図である。 貫通孔周辺における半導体光検出素子の構成を示す模式図である。 光検出装置の回路図である。 本実施形態の変形例に係る光検出装置の断面構成を説明するための図である。 半導体光検出素子の概略平面図である。 半導体光検出素子の変形例を示す概略平面図である。 貫通孔周辺における半導体光検出素子の構成を示す模式図である。 半導体光検出素子の変形例を示す概略平面図である。 本実施形態の変形例に係る光検出装置の断面構成を説明するための図である。 半導体光検出素子の概略平面図である。 貫通孔周辺における半導体光検出素子の構成を示す模式図である。 本実施形態の変形例に係る光検出装置の断面構成を説明するための図である。 半導体光検出素子の概略平面図である。 半導体光検出素子の変形例を示す概略平面図である。 貫通孔周辺における半導体光検出素子の構成を示す模式図である。 半導体光検出素子の変形例を示す概略平面図である。 本実施形態の変形例に係る光検出装置の断面構成を説明するための図である。 半導体光検出素子の配列を説明するための図である。 半導体光検出素子の概略平面図である。 本実施形態の変形例に係る光検出装置を示す概略斜視図である。 本実施形態に係る光検出装置の断面構成を説明するための図である。
以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
図１〜図６を参照して、本実施形態に係る光検出装置１の構成を説明する。図１は、本実施形態に係る光検出装置を示す概略斜視図である。図２は、半導体光検出素子の配列を説明するための図である。図３は、本実施形態に係る光検出装置の断面構成を説明するための図である。図４は、半導体光検出素子の概略平面図である。図５は、貫通孔周辺における半導体光検出素子の構成を示す図である。図６は、光検出装置の回路図である。
光検出装置１は、図１〜図３に示されるように、複数の半導体光検出素子１０、搭載基板２０、及び複数のシンチレータ３０を備えている。複数の半導体光検出素子１０は、搭載基板２０に対向配置されている。複数の半導体光検出素子１０は、樹脂（たとえば、エポキシ樹脂など）１１によりモールドされている。本実施形態では、光検出装置１は、「１６」の半導体光検出素子１０と、「１６」のシンチレータ３０とを備えている。
各半導体光検出素子１０は、一つのフォトダイオードアレイＰＤＡを有している。半導体光検出素子１０は、平面視で矩形状を呈する半導体基板１Ｎを有している。半導体基板１Ｎは、互いに対向する主面１Ｎａと主面１Ｎｂとを含んでいる。半導体基板１Ｎは、Ｓｉからなる、Ｎ型（第一導電型）の半導体基板である。
フォトダイオードアレイＰＤＡは、半導体基板１Ｎに形成された複数のアバランシェフォトダイオードＡＰＤを含んでいる。一つのアバランシェフォトダイオードＡＰＤは、フォトダイオードアレイＰＤＡにおける一つの画素を構成している。複数のアバランシェフォトダイオードＡＰＤは、主面１Ｎａと主面１Ｎｂとが対向している方向（以下、単に「対向方向」と称する）から見て、二次元状に配列されている。
半導体基板１Ｎは、図４にも示されるように、第一領域ＲＳ１と第二領域ＲＳ２とを有している。第一領域ＲＳ１には、複数のアバランシェフォトダイオードＡＰＤが配置されている。第二領域ＲＳ２は、対向方向から見て、第一領域ＲＳ１に囲まれるように、第一領域ＲＳ１の内側に位置している。第一領域ＲＳ１は、対向方向から見て、半導体基板１Ｎの略中央に位置している。第一領域ＲＳ１は、たとえば、平面視で矩形状を呈している。図４では、対向方向がＺ軸方向と一致している。
各アバランシェフォトダイオードＡＰＤには、図５にも示されるように、クエンチング抵抗Ｒ１が直列に接続されている。各アバランシェフォトダイオードＡＰＤは、それぞれクエンチング抵抗Ｒ１と直列に接続された態様で、全て並列に接続されており、電源から逆バイアス電圧が印加される。アバランシェフォトダイオードＡＰＤからの出力電流は、後述する信号処理部ＳＰによって検出される。
各アバランシェフォトダイオードＡＰＤは、Ｐ型（第二導電型）の第一半導体領域１ＰＡと、Ｐ型（第二導電型）の第二半導体領域１ＰＢと、を有している。第一半導体領域１ＰＡは、半導体基板１Ｎの主面１Ｎａ側に形成されている。第二半導体領域１ＰＢは、第一半導体領域１ＰＡ内に形成され且つ第一半導体領域１ＰＡよりも不純物濃度が高い。第二半導体領域１ＰＢの平面形状は、たとえば多角形（本実施形態では、四角形）である。第一半導体領域１ＰＡの深さは、第二半導体領域１ＰＢよりも深い。
半導体基板１Ｎは、Ｎ型（第一導電型）の半導体領域１ＰＣを有している。半導体領域１ＰＣは、半導体基板１Ｎの主面１Ｎａ側に形成されている。半導体領域１ＰＣは、半導体基板１Ｎの端と後述する貫通孔ＴＨとに、Ｎ型の半導体基板１ＮとＰ型の第一半導体領域１ＰＡとの間に形成されるＰＮ接合が露出するのを防ぐ。半導体領域１ＰＣは、半導体基板１Ｎの端に対応する位置と貫通孔ＴＨに対応する位置とに形成されている。
アバランシェフォトダイオードＡＰＤは、図５に示されるように、半導体基板１Ｎの主面１Ｎａ側にそれぞれ配置された、電極Ｅ１を有している。電極Ｅ１は、第二半導体領域１ＰＢに電気的に接続されている。アバランシェフォトダイオードＡＰＤは、半導体基板１Ｎの主面１Ｎｂ側に配置された電極Ｅ２を有している。電極Ｅ２は、半導体基板１Ｎに電気的に接続されている。第一半導体領域１ＰＡは、第二半導体領域１ＰＢを介して電極Ｅ１に電気的に接続されている。
フォトダイオードアレイＰＤＡは、図５に示されるように、第二半導体領域１ＰＢの外側の半導体基板１Ｎ上に、絶縁層Ｌ１を介して形成された信号線ＴＬと電極Ｅ３とを有している。信号線ＴＬと電極Ｅ３とは、半導体基板１Ｎの主面１Ｎａ側に配置されている。電極Ｅ３は、第二領域ＲＳ２に位置している。信号線ＴＬは、電極Ｅ３に接続されている。
信号線ＴＬは、複数の信号線ＴＬ１と複数の信号線ＴＬ２とを含んでいる。各信号線ＴＬ１は、平面視で、Ｘ軸方向で隣り合うアバランシェフォトダイオードＡＰＤ間をＹ軸方向に延びている。各信号線ＴＬ２は、Ｙ軸方向で隣り合うアバランシェフォトダイオードＡＰＤ間をＸ軸方向に延びて、複数の信号線ＴＬ１同士を電気的に接続する。本実施形態では、信号線ＴＬ２が、電極Ｅ３に接続されている。信号線ＴＬ１が、電極Ｅ３に接続されていてもよい。
フォトダイオードアレイＰＤＡは、アバランシェフォトダイオードＡＰＤごとに、絶縁層Ｌ１を介して形成されたクエンチング抵抗Ｒ１を有している。すなわち、クエンチング抵抗Ｒ１は、半導体基板１Ｎの主面１Ｎａ側に配置されている。クエンチング抵抗Ｒ１は、その一方端が電極Ｅ１に接続され、その他方端が信号線ＴＬ１接続されている。クエンチング抵抗Ｒ１は、たとえば、第二半導体領域１ＰＢの外側の半導体基板１Ｎ上に位置している。図５では、構造の明確化のため、図３に示されている絶縁層Ｌ１，Ｌ３の記載を省略している。
アバランシェフォトダイオードＡＰＤ（第一半導体領域１ＰＡの直下の領域）それぞれは、電極Ｅ１とクエンチング抵抗Ｒ１とを介して、信号線ＴＬ１に接続されている。１つの信号線ＴＬ１には、複数のアバランシェフォトダイオードＡＰＤが、それぞれ電極Ｅ１とクエンチング抵抗Ｒ１とを介して接続されている。クエンチング抵抗Ｒ１は、信号線ＴＬを介して、電極Ｅ３に電気的に接続されている。すなわち、各アバランシェフォトダイオードＡＰＤ（各画素）は、電極Ｅ３に電気的に接続されている。
半導体基板１Ｎの主面１Ｎａ側には、絶縁層Ｌ３が配置されている。絶縁層Ｌ３は、電極Ｅ１，Ｅ３、クエンチング抵抗Ｒ１、及び信号線ＴＬを覆うように形成されている。
半導体基板１Ｎの第二領域ＲＳ２には、半導体基板１Ｎを貫通する貫通孔ＴＨが形成されている。貫通孔ＴＨの開口は、円形状を呈している。貫通孔ＴＨの内径は、貫通孔ＴＨの長さ方向で略変化していない。貫通孔ＴＨの形成方法は、ドライエッチング法、ウエットエッチング法、ドリル加工、レーザー加工、及びサンドブラスト加工などを適宜選択して適用できる。
クエンチング抵抗Ｒ１は、クエンチング抵抗Ｒ１が接続される電極Ｅ１よりも抵抗率が高い。クエンチング抵抗Ｒ１は、たとえばポリシリコンからなる。クエンチング抵抗Ｒ１の形成方法としては、ＣＶＤ（Chemical Vapor Deposition）法を用いることができる。
電極Ｅ１，Ｅ２，Ｅ３及び信号線ＴＬは、Ａｌなどの金属からなる。半導体基板がＳｉからなる場合には、電極材料としては、Ａｌの他に、ＡｕＧｅ／Ｎｉなどもよく用いられる。電極Ｅ１，Ｅ２，Ｅ３及び信号線ＴＬの形成方法としては、スパッタ法を用いることができる。
Ｓｉを用いた場合におけるＰ型不純物としてはＢなどの３族元素が用いられ、Ｎ型不純物としては、Ｎ、Ｐ又はＡｓなどの５族元素が用いられる。半導体の導電型であるＮ型とＰ型は、互いに置換して素子を構成しても、当該素子を機能させることができる。これらの不純物の添加方法としては、拡散法やイオン注入法を用いることができる。
絶縁層Ｌ１，Ｌ３の材料としては、ＳｉＯ２又はＳｉＮを用いることができる。絶縁層Ｌ１，Ｌ３の形成方法としては、絶縁層Ｌ１，Ｌ３がＳｉＯ２からなる場合には、熱酸化法又はスパッタ法を用いることができる。
上述の構造の場合、Ｎ型の半導体基板１ＮとＰ型の第一半導体領域１ＰＡとの間に、ＰＮ接合が構成されることで、アバランシェフォトダイオードＡＰＤが形成されている。半導体基板１Ｎは、半導体基板１Ｎの主面１Ｎｂに形成された電極Ｅ２に電気的に接続され、第一半導体領域１ＰＡは、第二半導体領域１ＰＢを介して、電極Ｅ１に接続されている。クエンチング抵抗Ｒ１はアバランシェフォトダイオードＡＰＤに対して直列に接続されている（図６参照）。
フォトダイオードアレイＰＤＡにおいては、個々のアバランシェフォトダイオードＡＰＤをガイガーモードで動作させる。ガイガーモードでは、アバランシェフォトダイオードＡＰＤのブレークダウン電圧よりも大きな逆方向電圧（逆バイアス電圧）をアバランシェフォトダイオードＡＰＤのアノード／カソード間に印加する。すなわち、アノードには（−）電位Ｖ１を、カソードには（＋）電位Ｖ２を印加する。これらの電位の極性は相対的なものであり、一方の電位をグランド電位とすることも可能である。
アノードはＰ型の第一半導体領域１ＰＡであり、カソードはＮ型の半導体基板１Ｎである。アバランシェフォトダイオードＡＰＤに光（フォトン）が入射すると、基板内部で光電変換が行われて光電子が発生する。第一半導体領域１ＰＡのＰＮ接合界面の近傍領域において、アバランシェ増倍が行われ、増幅された電子群は電極Ｅ２に向けて流れる。すなわち、フォトダイオードアレイＰＤＡのいずれかの画素（アバランシェフォトダイオードＡＰＤ）に光（フォトン）が入射すると、増倍されて、信号として電極Ｅ３から取り出される。
各アバランシェフォトダイオードＡＰＤに接続されたクエンチング抵抗Ｒ１の他方端は、半導体基板１Ｎの主面１Ｎａに沿って共通の信号線ＴＬに電気的に接続されている。各アバランシェフォトダイオードＡＰＤは、ガイガーモードで動作しており、共通の信号線ＴＬに接続されている。このため、複数のアバランシェフォトダイオードＡＰＤに同時にフォトンが入射した場合、複数のアバランシェフォトダイオードＡＰＤの出力は全て共通の信号線ＴＬに入力され、全体としては入射フォトン数に応じた高強度の信号として計測される。そして、各半導体光検出素子１０（各フォトダイオードアレイＰＤＡ）では、電極Ｅ３を通して信号が出力される。
搭載基板２０は、図３にも示されるように、互いに対向する主面２０ａと主面２０ｂとを有している。搭載基板２０は、平面視で矩形形状を呈している。主面２０ａは、半導体基板１Ｎの主面１Ｎｂと対向している。各半導体光検出素子１０は、半導体基板１Ｎの主面１Ｎｂと主面２０ａとが対向するように、搭載基板２０に配置されている。各半導体光検出素子１０は、搭載基板２０上で、二次元状に配置されている。
搭載基板２０は、それぞれ複数の電極Ｅ５と電極Ｅ７とを含んでいる。電極Ｅ５と電極Ｅ７とは、各半導体光検出素子１０（各フォトダイオードアレイＰＤＡ）に対応する位置に配置されている。電極Ｅ５と電極Ｅ７とは、主面２０ａ側に配置されている。
電極Ｅ５は、図３に示されるように、貫通孔ＴＨに対応する位置に配置されている。すなわち、電極Ｅ５は、主面２０ａにおける、貫通孔ＴＨに対向する各領域上に形成されている。電極Ｅ５は、対向方向（主面２０ａと主面２０ｂとが対向している方向）から見て、貫通孔ＴＨ内に露出している。電極Ｅ７は、図３に示されるように、電極Ｅ２に対応する位置に配置されている。すなわち、電極Ｅ７は、主面２０ａにおける、電極Ｅ２に対向する各領域上に形成されている。
搭載基板２０は、それぞれ複数の電極Ｅ６と電極Ｅ８とを含んでいる。電極Ｅ６と電極Ｅ８とは、主面２０ｂ側に配置されている。電極Ｅ６は、対応する電極Ｅ５と電気的に接続されている。電極Ｅ８は、対応する電極Ｅ７と電気的に接続されている。電極Ｅ５，Ｅ６，Ｅ７，Ｅ８も、電極Ｅ１，Ｅ２，Ｅ３と同じく、Ａｌなどの金属からなる。電極材料としては、Ａｌの他に、ＡｕＧｅ／Ｎｉなどを用いてもよい。
電極Ｅ３と電極Ｅ５とは、ボンディングワイヤＷ１により接続されている。これにより、電極Ｅ３は、ボンディングワイヤＷ１を介して、電極Ｅ５に電気的に接続されている。そして、クエンチング抵抗Ｒ１は、信号線ＴＬ、電極Ｅ３、及びボンディングワイヤＷ１を介して、電極Ｅ５に電気的に接続されている。ボンディングワイヤＷ１は、貫通孔ＴＨに挿通されている。ボンディングワイヤＷ１は、たとえば、Ａｌ、Ｃｕ、又はＡｕなどからなる。
電極Ｅ２と電極Ｅ７とは、たとえば、導電性樹脂２１により接続されている。これにより、電極Ｅ２は、導電性樹脂２１を介して、電極Ｅ７に電気的に接続されている。導電性樹脂２１は、導電性フィラーと樹脂とを含んでいる。導電性フィラーには、たとえばＡｇ粉などが用いられる。
信号処理部ＳＰは、たとえば、搭載基板２０の主面２０ｂ側に配置される。信号処理部ＳＰは、ＡＳＩＣ（Application Specific Integrated Circuit）を構成している。各電極Ｅ６は、搭載基板２０に形成されている配線及びボンデングワイヤ（いずれも図示省略）などを介して信号処理部ＳＰと電気的に接続されている。信号処理部ＳＰには、各半導体光検出素子１０（各フォトダイオードアレイＰＤＡ）からの出力信号が入力され、信号処理部ＳＰは、各半導体光検出素子１０からの出力信号を処理する。信号処理部ＳＰは、各半導体光検出素子１０からの出力信号をデジタルパルスに変換するＣＭＯＳ回路を含んでいる。信号処理部ＳＰは、搭載基板２０とは異なる基板に配置されていてもよい。
各シンチレータ３０は、光学接着剤３１により、樹脂１１に光学的に接続される。シンチレータ３０は、各半導体光検出素子１０（各フォトダイオードアレイＰＤＡ）に対応する位置に配置されている。シンチレータからのシンチレーション光は、光学接着剤３１及び樹脂１１を通り、半導体光検出素子１０に入射する。シンチレータ３０の数は、半導体光検出素子１０の数と同じであり、シンチレータ３０と半導体光検出素子１０とが一対一で対応している。
以上のように、本実施形態では、貫通孔ＴＨが、対向方向から見て、第一領域ＲＳ１に囲まれるように第一領域ＲＳ１の内側に位置している第二領域ＲＳ２に形成されている。貫通孔ＴＨには、ボンディングワイヤＷ１が挿通されている。ボンディングワイヤＷ１は、電極Ｅ３と電極Ｅ５とを接続している。これにより、フォトダイオードアレイＰＤＡの信号が、半導体基板１Ｎの主面１Ｎａ側から取り出され、搭載基板２０の主面２０ａ側に送られる。
貫通孔ＴＨは、半導体基板１Ｎの第二領域ＲＳ２に形成されている。このため、光検出装置１では、半導体基板の角に形成された切り欠きの位置にワイヤが配置されている従来の光検出装置に比して、画素間の配線距離の差が小さい。したがって、アバランシェフォトダイオードＡＰＤ（画素）間の信号到達時間の差を小さく抑制することができる。
各フォトダイオードアレイＰＤＡでは、画素を構成するアバランシェフォトダイオードＡＰＤがフォトンを検出してガイガー放電したとき、アバランシェフォトダイオードＡＰＤに接続されたクエンチング抵抗Ｒ１の働きにより、パルス状の信号を得る。それぞれのアバランシェフォトダイオードＡＰＤが、各々フォトンをカウントする。このため、同じタイミングで複数個のフォトンが入射した時においても、総出力パルスの出力電荷量あるいは信号強度に応じて、入射したフォトン数が判明する。光検出装置１では、アバランシェフォトダイオードＡＰＤ間の信号到達時間の差を小さく抑制されているので、時間分解能の劣化を抑制することができる。
複数の画素が配置されている領域の内側に位置する領域に貫通孔が形成されている場合、貫通孔が形成されている領域には画素が配置できない。通常の撮像時では、受光画素と表示画素とが対になっているため、受光画素の欠陥は表示画素の欠陥となってしまう。このため、通常であれば、上述した領域には、貫通孔は形成されない。本実施形態では、半導体光検出素子１０がフォトダイオードアレイＰＤＡであって、複数のアバランシェフォトダイオードＡＰＤの出力は全て共通の信号線ＴＬに入力される。撮像時には、半導体光検出素子１０と表示画素とが対となるため、第二領域ＲＳ２の存在による表示画素の欠陥は発生しない。
本実施形態では、光検出装置１は、複数の半導体光検出素子１０を備えている。各半導体光検出素子１０は、半導体基板１Ｎの主面１Ｎｂと搭載基板２０の主面２０ａとが対向するように、搭載基板２０に配置されている。半導体光検出素子１０ごとに、電極Ｅ３と電極Ｅ５とがボンディングワイヤＷ１を介して接続されている。光検出装置１が複数の半導体光検出素子１０を備えているので、光検出装置１の受光領域の大面積化が図られる。各半導体光検出素子１０では、上述したように、アバランシェフォトダイオードＡＰＤ間の信号到達時間の差が小さく抑制されている。
本実施形態では、第二領域ＲＳ２は、対向方向から見て、第一領域ＲＳ１の略中央に位置している。これにより、アバランシェフォトダイオードＡＰＤ間の信号到達時間の差をより一層小さくすることができる。
貫通孔ＴＨの径は、ボンディングワイヤＷ１を接続するために用いられるキャピラリを貫通孔ＴＨに挿入可能とするために、キャピラリの外径に依存する。本実施形態では、貫通孔ＴＨの開口は、円形状を呈しているので、貫通孔ＴＨの開口が他の形状を呈している場合に比して、貫通孔ＴＨを形成するための領域が小さい。したがって、各半導体光検出素子１０での開口率の低下を抑制することができる。
本実施形態では、半導体光検出素子１０とシンチレータ３０とが一対一で結合されている態様で、搭載基板２０にタイリングされている。この場合でも、一つのシンチレータ３０から発せられたシンチレータ光は、当該シンチレータ３０と結合されている半導体光検出素子１０だけでなく、当該半導体光検出素子１０と隣接している半導体光検出素子１０にも入射する。そこで、より大きな出力を半導体光検出素子１０から得るために、たとえば、隣り合う二つの半導体光検出素子１０の信号出力を用いて重心演算を行うことにより、結晶位置の弁別が行われる。この場合、隣り合う二つの半導体光検出素子１０間で出力バラつきが生じていると、結晶位置弁別の像が歪んでしまい、正確な像が得られなくなる。
半導体基板の角に形成された切り欠きの位置にワイヤが配置されている従来の光検出装置では、複数の半導体光検出素子が、切り欠きが形成されているサイドと、切り欠きが形成されていないサイドとが隣り合うように、タイリングされる。半導体光検出素子は、切り欠きが形成されているサイドでの受光画素数は、切り欠きが形成されている分、切り欠きが形成されていないサイドでの受光画素数よりも小さくなる。従来の光検出装置では、隣り合う二つの半導体光検出素子間で受光画素数が異なるため、当該二つの半導体光検出素子間での出力バラつきは避けられない。
これに対し、本実施形態では、ボンディングワイヤＷ１を配置するための貫通孔ＴＨが第二領域ＲＳ２に形成されているため、隣り合う二つの半導体光検出素子１０間で受光画素数が異なることはなく、当該二つの半導体光検出素子１０間での出力バラつきは生じ難い。
上述した従来の光検出装置では、複数の半導体光検出素子が、隣り合う二つの半導体光検出素子の間隔が狭くされた態様でタイリングされた場合、以下の問題点が生じるおそれがある。すなわち、シンチレータ光が、搭載基板に配置されると共にワイヤが接続されている電極で反射され、シンチレータで更に反射されて、隣接する半導体光検出素子に入射するおそれがある。
これに対し、本実施形態では、貫通孔ＴＨが第二領域ＲＳ２に形成されている。このため、シンチレータ光が電極Ｅ５で反射して、更にシンチレータ３０で反射した場合でも、シンチレータ光が本来入射すべき半導体光検出素子１０に入射する可能性が極めて高い。したがって、シンチレータ光が電極Ｅ５で反射された場合でも、隣接する半導体光検出素子１０に入射するのを抑制できる。
上述した従来の光検出装置では、ワイヤが接続される半導体基板側の電極は、切り欠きの近傍に配置されている。切り欠きは半導体基板の角に形成されている。このため、半導体ウエハをダイシングする際に、半導体基板における上記電極が形成されている領域にチッピングが生じるおそれがある。これに対し、本実施形態では、貫通孔ＴＨが第二領域ＲＳ２に形成されているので、半導体ウエハをダイシングして、半導体基板１Ｎを得る場合でも、電極Ｅ２が配置されている領域までチッピングが到達するおそれはない。
半導体光検出素子から搭載基板へ、ボンディングワイヤを通して信号を出力する代わりに、貫通電極を通して信号を取り出すことが考えられる。貫通電極は、たとえば、導体基板を、表面側から裏面面側まで貫通して形成される。この場合、貫通電極を形成するために、半導体基板に裏面側から、絶縁層、貫通電極としての導体層、及び導体層を絶縁する絶縁層などをパターンニングにより形成する必要があり、製造コストが嵩むおそれがある。これに対し、本実施形態では、上述した絶縁層及び導体層を形成する必要はなく、製造コストが嵩むおそれはない。
貫通電極により信号が取り出される構成では、貫通電極としての導体層と半導体基板との間に絶縁層を配置する必要がある。このため、導体層と半導体基板との間に浮遊容量が形成され、半導体光検出素子の配線容量が増加するおそれがある。これに対して、本実施形態では、ボンディングワイヤＷ１と半導体基板１Ｎとの間に浮遊容量が実質的に形成されることはなく、半導体光検出素子の配線容量の増加を抑制することができる。
貫通電極により信号が取り出される構成では、半導体光検出素子と搭載基板とをバンプ接続する必要がある。このため、半導体光検出素子と搭載基板とが接する面積が狭く、半導体光検出素子の放熱性が悪化するおそれがある。また、半導体光検出素子と搭載基板とをバンプ接続する場合、半導体光検出素子と搭載基板との間の接続抵抗が大きくなるおそれもある。
これに対し、本実施形態では、半導体光検出素子１０の半導体基板１Ｎの主面１Ｎｂが、搭載基板２０の主面２０ａと熱的に接続されるので、半導体光検出素子１０の放熱性が向上する。電極Ｅ３と電極Ｅ５とがボンディングワイヤＷ１を通して電気的に接続され、面積が広い電極Ｅ２と電極Ｅ７とが電気的に接続されているので、半導体光検出素子１０と搭載基板２０との間の接続抵抗が大きくなるおそれはない。
貫通孔ＴＨが、主面１Ｎａ側から主面１Ｎｂ側に向かって徐々に縮径されたテーパ状に形成されている場合、半導体基板１Ｎの主面１Ｎａ側でのデッドスペースが大きくなってしまう。貫通孔ＴＨが、主面１Ｎａ側から主面１Ｎｂ側に向かって徐々に拡径されたテーパ状に形成されている場合、以下の問題点が生じるおそれがある。電極Ｅ３が貫通孔ＴＨ近傍に配置されていると、ワイヤボンデングの際にキャピラリがワイヤの先端を電極Ｅ３に十分に押し付け難く、電極Ｅ３とワイヤとが適切に接続されないおそれがある。このため、電極Ｅ３が貫通孔ＴＨから離れて配置する必要があり、第二領域ＲＳ２の面積が大きくなってしまう。
これらに対し、本実施形態では、貫通孔ＴＨの内径は、貫通孔ＴＨの長さ方向で略変化していないので、電極Ｅ３を貫通孔ＴＨ近傍に配置することができる。この結果、第二領域ＲＳ２の面積が大きくなるのを抑制して、半導体光検出素子での開口率の低下を抑制することができる。
次に、図７及び図８を参照して、本実施形態の変形例に係る光検出装置１の構成を説明する。図７は、本変形例に係る光検出装置の断面構成を説明するための図である。図８は、半導体光検出素子の概略平面図である。本変形例では、第二領域ＲＳ２の位置、すなわち、貫通孔ＴＨが形成されている位置が上述した実施形態と相違している。
図７及び図８に示された変形例では、第二領域ＲＳ２は、第一領域ＲＳ１の略中心からずれて位置している。この場合でも、第二領域ＲＳ２は、対向方向から見て、第一領域ＲＳ１に囲まれるように、第一領域ＲＳ１の内側に位置している。
本変形例においても、上述した実施形態と同様に、半導体基板の角に形成された切り欠きの位置にワイヤが配置されている従来の光検出装置に比して、画素間の配線距離の差が小さい。これにより、本変形例の光検出装置１においても、アバランシェフォトダイオードＡＰＤ（画素）間の信号到達時間の差を小さく抑制することができる。シンチレータ３０の発光強度の面内分布が中心部で最大である場合、第二領域ＲＳ２が第一領域ＲＳ１の略中心からずれて位置することにより、シンチレータ光の受光量が増加する。
次に、図９〜図１１を参照して、半導体光検出素子１０の変形例の構成を説明する。図９及び図１１は、半導体光検出素子の変形例を示す概略平面図である。図１０は、貫通孔周辺における半導体光検出素子の構成を示す模式図である。本変形例では、貫通孔ＴＨの開口の形状が上述した実施形態と相違している。
図８〜図１０に示される変形例では、貫通孔ＴＨの開口は、矩形状を呈している。本変形例では、貫通孔ＴＨの開口は、正方形状を呈している。この場合、貫通孔ＴＨの縁から当該貫通孔ＴＨの周囲に位置するアバランシェフォトダイオードＡＰＤ（各画素）までの距離が同等となり、アバランシェフォトダイオードＡＰＤ間で特性バラツきが生じるのを抑制することができる。
次に、図１２〜図１４を参照して、本実施形態の変形例に係る光検出装置１の構成を説明する。図１２は、本変形例に係る光検出装置の断面構成を説明するための図である。図１３は、半導体光検出素子の概略平面図である。図１４は、貫通孔周辺における半導体光検出素子の構成を示す模式図である。本変形例は、各貫通孔ＴＨに二本のボンディングワイヤＷ１，Ｗ２が挿通されている点で、上述した実施形態と相違している。
図１２〜図１４に示された変形例では、貫通孔ＴＨの開口は、長円形状を呈している。貫通孔ＴＨの内径は、貫通孔ＴＨの長さ方向で略変化していない。貫通孔ＴＨ内には、対向方向（主面２０ａと主面２０ｂとが対向している方向）から見て、電極Ｅ５だけでなく、電極Ｅ７の一部も露出している。貫通孔ＴＨ内に露出している電極Ｅ７の一部と、電極Ｅ５とは、貫通孔ＴＨの開口形状での長軸方向に沿うように並んでいる。
アバランシェフォトダイオードＡＰＤは、半導体基板１Ｎの主面１Ｎａ側に配置されている電極Ｅ９を有している。電極Ｅ９は、絶縁層Ｌ１に形成されているビアを通して、Ｎ型の半導体領域１ＰＣに接続されている。電極Ｅ９は、半導体領域１ＰＣを介して半導体基板１Ｎに電気的に接続されている。電極Ｅ９と電極Ｅ３とは、対向方向から見て、貫通孔ＴＨの開口形状での長軸方向に貫通孔ＴＨを挟むように位置している。
電極Ｅ９と電極Ｅ７とは、ボンディングワイヤＷ２により接続されている。これにより、電極Ｅ９は、ボンディングワイヤＷ２を介して、電極Ｅ７に電気的に接続されている。そして、半導体基板１Ｎは、半導体領域１ＰＣ、電極Ｅ９、及びボンディングワイヤＷ２を介して、電極Ｅ７に電気的に接続されている。ボンディングワイヤＷ２は、ボンディングワイヤＷ１と共に、貫通孔ＴＨに挿通されている。ボンディングワイヤＷ２は、ボンディングワイヤＷ１と同じく、たとえば、Ａｌ、Ｃｕ、又はＡｕなどからなる。
半導体基板１Ｎの主面１Ｎｂ側には、電極Ｅ２が配置されていない。本変形例では、半導体基板１Ｎの主面１Ｎｂが、導電性樹脂２１により電極Ｅ７に直接接続されている。これにより、半導体基板１Ｎは、導電性樹脂２１を介して、電極Ｅ７に電気的に接続されている。
本変形例においても、上述した実施形態と同様に、半導体基板の角に形成された切り欠きの位置にワイヤが配置されている従来の光検出装置に比して、画素間の配線距離の差が小さい。これにより、本変形例の光検出装置１においても、アバランシェフォトダイオードＡＰＤ（画素）間の信号到達時間の差を小さく抑制することができる。
電極Ｅ９と電極Ｅ７とが、貫通孔ＴＨに挿通されているボンディングワイヤＷ２を介して接続されている。この場合、ボンディングワイヤＷ２及び電極Ｅ９を通して、半導体基板１Ｎにカソード電位を適切に与えることが可能となる。したがって、半導体基板１Ｎにカソード電位を与えるための電極を半導体基板１Ｎの主面１Ｎｂ側に配置する必要がなく、半導体光検出素子１０の製造コストを低減することができる。ボンディングワイヤＷ２は、ボンディングワイヤＷ１が挿通される貫通孔ＴＨに挿通されるため、ボンディングワイヤＷ２が挿通される貫通孔を新たに形成する必要がない。これにより、半導体光検出素子１０の製造コストをより一層低減することができる。
次に、図１５及び図１６を参照して、本実施形態の変形例に係る光検出装置１の構成を説明する。図１５は、本変形例に係る光検出装置の断面構成を説明するための図である。図１６は、半導体光検出素子の概略平面図である。本変形例では、第二領域ＲＳ２の位置、すなわち、貫通孔ＴＨが形成されている位置が、図１２〜図１４に示された変形例と相違している。
図１５及び図１６に示された変形例では、第二領域ＲＳ２は、第一領域ＲＳ１の略中心からずれて位置している。この場合でも、第二領域ＲＳ２は、対向方向から見て、第一領域ＲＳ１に囲まれるように、第一領域ＲＳ１の内側に位置している。
本変形例においても、上述した実施形態と同様に、半導体基板の角に形成された切り欠きの位置にワイヤが配置されている従来の光検出装置に比して、画素間の配線距離の差が小さい。これにより、本変形例の光検出装置１においても、アバランシェフォトダイオードＡＰＤ（画素）間の信号到達時間の差を小さく抑制することができる。
次に、図１７〜図１９を参照して、半導体光検出素子１０の変形例の構成を説明する。図１７及び図１９は、半導体光検出素子の変形例を示す概略平面図である。図１８は、貫通孔周辺における半導体光検出素子の構成を示す模式図である。本変形例では、貫通孔ＴＨの開口の形状が、図１２〜図１６に示された変形例と相違している。
図１７〜図１９に示される変形例では、貫通孔ＴＨの開口は、矩形状を呈している。貫通孔ＴＨ内に露出している電極Ｅ７の一部と、電極Ｅ５とは、貫通孔ＴＨの開口形状での長辺方向に沿うように並んでいる。電極Ｅ９と電極Ｅ３とは、対向方向から見て、貫通孔ＴＨの開口形状での長辺方向に貫通孔ＴＨを挟むように位置している。本変形例では、貫通孔ＴＨの縁から当該貫通孔ＴＨの周囲に位置するアバランシェフォトダイオードＡＰＤ（各画素）までの距離が同等となり、アバランシェフォトダイオードＡＰＤ間で特性バラツきが生じるのを抑制することができる。
次に、図２０〜図２２を参照して、本実施形態の変形例に係る光検出装置１の構成を説明する。図２０は、本実施形態の変形例に係る光検出装置の断面構成を説明するための図である。図２１は、半導体光検出素子の配列を説明するための図である。図２２は、半導体光検出素子の概略平面図である。
半導体光検出素子１０は、図２０及び図２１にも示されるように、一つのフォトダイオードアレイＰＤＡを一つのチャンネルとして、複数のチャンネル、すなわち複数のフォトダイオードアレイＰＤＡを有している。すなわち、半導体基板１Ｎは、複数のフォトダイオードアレイＰＤＡが形成されている。チャンネル（フォトダイオードアレイＰＤＡ）ごとに、電極Ｅ３と電極Ｅ５とがボンディングワイヤＷ１を介して接続されている。本変形例では、半導体基板１Ｎは、チャンネル間に位置する半導体領域１ＰＣを有している。
図２０〜図２２に示されている変形例では、半導体光検出素子１０が複数のチャンネルを有しているので、半導体光検出素子１０（光検出装置１）の受光領域の大面積化が図られる。各チャンネル（フォトダイオードアレイＰＤＡ）では、上述した実施形態と同様に、アバランシェフォトダイオードＡＰＤ（画素）間の信号到達時間の差が小さく抑制されている。
次に、図２３及び図２４を参照して、本実施形態の変形例に係る光検出装置１の構成を説明する。図２３は、本実施形態の変形例に係る光検出装置を示す概略斜視図である。図２４は、本実施形態に係る光検出装置の断面構成を説明するための図である。
図２３及び図２４に示された変形例では、光検出装置１は、一つの半導体光検出素子１０、一つの搭載基板２０、及び一つのシンチレータ３０を備えている。本変形例においても、上述した実施形態と同様に、アバランシェフォトダイオードＡＰＤ（画素）間の信号到達時間の差が小さく抑制されている。
以上、本発明の実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
光検出装置１が複数の半導体光検出素子１０を備えている場合、すべての半導体光検出素子１０において、第二領域ＲＳ２（貫通孔ＴＨ）の位置及び貫通孔ＴＨの開口形状が同じである必要はない。半導体光検出素子１０ごとで、第二領域ＲＳ２（貫通孔ＴＨ）の位置が異なっていてもよい。半導体光検出素子１０ごとで、貫通孔ＴＨの開口形状が異なっていてもよい。
第一及び第二半導体領域１ＰＢ，１ＰＢの形状は、上述した形状に限られることなく、他の形状（たとえば、円形状など）であってもよい。アバランシェフォトダイオードＡＰＤ（第二半導体領域１ＰＢ）の数（行数及び列数）及び配列は、図示された数及び配列に限られない。また、フォトダイオードアレイＰＤＡ（チャンネル）の数及び配列も、図示された数及び配列に限られない。
本発明は、微弱光を検出する光検出装置に利用することができる。
１…光検出装置、１Ｎ…半導体基板、１Ｎａ，１Ｎｂ…半導体基板の主面、１ＰＡ…第一半導体領域、１ＰＢ…第二半導体領域、１０…半導体光検出素子、２０…搭載基板、２０ａ，２０ｂ…搭載基板の主面、ＡＰＤ…アバランシェフォトダイオード、Ｅ１〜Ｅ３，Ｅ５〜Ｅ９…電極、ＰＤＡ…フォトダイオードアレイ、Ｒ１…クエンチング抵抗、ＲＳ１…第一領域、ＲＳ２…第二領域、ＴＨ…貫通孔、ＴＬ…信号線、Ｗ１，Ｗ２…ボンディングワイヤ。

Claims (8)

  1. 複数の画素を有するフォトダイオードアレイが形成されていると共に互いに対向する第一主面と第二主面とを含んでいる半導体基板を有している半導体光検出素子と、
    前記半導体光検出素子が対向配置されていると共に、前記半導体基板の前記第二主面と対向する第三主面と該第三主面と対向する第四主面とを含んでいる搭載基板と、を備え、
    前記半導体基板は、前記複数の画素が配置されている第一領域と、前記第一主面と前記第二主面とが対向している方向から見て、前記第一領域に囲まれるように前記第一領域の内側に位置している第二領域と、を有し、
    前記半導体基板の前記第二領域には、前記半導体基板を貫通する貫通孔が形成されており、
    前記半導体基板の前記第一主面側に配置されていると共に前記複数の画素と電気的に接続されている第一電極と、前記搭載基板の前記第三主面側に配置されている第二電極とは、前記貫通孔に挿通されている第一ワイヤを介して接続されている、光検出装置。
  2. 複数の前記半導体光検出素子を備え、
    各前記半導体光検出素子は、前記第二主面と前記第三主面とが対向するように、前記搭載基板に配置されており、
    前記半導体光検出素子ごとに、前記第一電極と前記第二電極とが前記第一ワイヤを介して接続されている、請求項１に記載の光検出装置。
  3. 前記半導体光検出素子は、一つの前記フォトダイオードアレイを一つのチャンネルとして、複数のチャンネルを有し、
    前記チャンネルごとに、前記第一電極と前記第二電極とが前記第一ワイヤを介して接続されている、請求項１に記載の光検出装置。
  4. 前記半導体基板の前記第一主面側に配置されていると共に前記半導体基板と電気的に接続されている第三電極と、前記搭載基板の前記第三主面側に配置されている第四電極とが、前記貫通孔に挿通されている第二ワイヤを介して接続されている、請求項１〜３のいずれか一項に記載の光検出装置。
  5. 前記第二領域は、前記第一主面と前記第二主面とが対向している方向から見て、前記第一領域の略中央に位置している、請求項１〜４のいずれか一項に記載の光検出装置。
  6. 前記貫通孔の開口は、円形状を呈している、請求項１〜５のいずれか一項に記載の光検出装置。
  7. 前記貫通孔の開口は、矩形状を呈している、請求項１〜５のいずれか一項に記載の光検出装置。
  8. 前記フォトダイオードアレイは、ガイガーモードで動作すると共に前記半導体基板内に形成された複数のアバランシェフォトダイオードと、それぞれの前記アバランシェフォトダイオードに対して直列に接続されると共に前記半導体基板の第一主面側に配置されたクエンチング抵抗と、前記クエンチング抵抗が並列に接続されると共に前記半導体基板の前記第一主面側に配置された信号線と、を含み、
    前記信号線は、前記第一電極に接続されている、請求項１〜７のいずれか一項に記載の光検出装置。
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