CN101350344A - 半导体器件封装及其制造方法 - Google Patents

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Abstract

本发明披露了一种半导体器件封装及其制造方法，通过该半导体器件封装及其制造方法提高了互连系统(SBI)结构中的散热效率。一种示例性半导体器件封装可以包括：衬底；至少两个芯片，设置在衬底上以在一个或多个芯片与衬底的边缘之间具有间隔；覆盖芯片的绝缘层，该绝缘层具有暴露至少两个芯片的部分的通孔和位于通孔之间的沟槽，该绝缘层在间隔内具有至少两个孔图案；以及填充通孔和沟槽的金属层。

Description

半导体器件封装及其制造方法
相关申请的交叉引用
本申请要求于2007年7月19日提交的韩国专利申请第10-2007-0072163号的优先权，将其全部内容结合于此作为参考。
技术领域
本发明的具体实施方式涉及一种半导体器件，并且更具体地，涉及一种半导体器件封装及其制造方法。该具体实施方式适合于广泛范围的应用，包括互连系统(system by interconnection)(SBI)结构。
背景技术
通常，随着半导体器件在尺寸上变小，它可以提供有更多高科技的功能而消耗更少的功率。因此，对更小和更轻的半导体器件封装存在上升的需求。
然而，封装技术没能跟上具有微小线宽、高集成单元、高速驱动等的半导体技术的发展。
例如，一些高速半导体器件封装产品中至少50％的总电信号延迟归因于在芯片之间产生的封装延迟。对于一些更大的系统，至少80％的总预期电信号延迟可以归因于封装延迟。因此，对半导体器件改进的封装技术正变得更加重要。
此外，由于半导体器件封装起到耗散由芯片产生的热量的作用，因此，从半导体器件封装产生的热量降低了半导体器件的性能，从而最终降低了半导体器件的可靠性。
发明内容
通常，本发明的示例性具体实施方式涉及一种半导体器件封装及其制造方法，通过其提高了散热效率。
根据一个具体实施方式，半导体器件封装包括：衬底；至少两个芯片，设置(安装，mount)在衬底上以在一个或多个芯片与衬底的边缘之间具有间隔(space)；覆盖芯片的绝缘层，该绝缘层具有暴露至少两个芯片的部分的通孔和位于通孔之间的沟槽(trench)，该绝缘层在间隔内具有至少两个孔图案；以及填充通孔和沟槽的金属层。
根据第二具体实施方式，半导体器件封装包括：衬底，具有有效区(valid area)和在有效区周围的无效区；至少两个芯片，设置在衬底的有效区上；以及绝缘层，形成在包括所设置的至少两个芯片的衬底上以在无效区上具有第一散热孔图案(heat-dissipation holepattern)。
根据第三具体实施方式，一种制造半导体器件封装的方法包括以下步骤：在衬底上设置至少两个芯片使得该至少两个芯片排列(安排，arrange)成相互隔开以形成第一间隔并使该至少两个芯片排列成与衬底的边缘隔开以形成第二间隔；在具有设置于其上的至少两个芯片的衬底上形成绝缘层；通过选择性地蚀刻绝缘层而在第一和第二间隔中的至少一个内形成暴露至少两个芯片的部分的通孔和至少两个孔图案；通过选择性地蚀刻绝缘层而在通孔之间形成沟槽以连接通孔；在包括至少两个孔图案、通孔和沟槽的绝缘层上形成金属层；以及通过抛光形成在通孔和沟槽上方的金属层的一部分来形成金属导线(metal wire)。
根据第四具体实施方式，一种制造半导体器件封装的方法包括以下步骤：在被分隔成有效区和无效区的衬底的有效区上设置至少两个芯片；在具有设置于其上的至少两个芯片的衬底上形成绝缘层；以及通过选择性地蚀刻绝缘层而形成散热孔图案以暴露无效区的一部分。
本发明内容被提供来以简化的形式介绍概念的选择，这些概念将在以下的具体实施方式中被进一步描述。本发明内容并不用于确定所要求的主题的关键特征或本质特性，也并不用于在确定所要求的主题范围中用作辅助。
将在下面的描述中陈述附加特征，并且部分地将从描述中显而易见，或者可以通过实施本文中的教导而获知。本发明的特征可以通过在所附权利要求中特别指出的手段及组合来实现和获得。本发明的特征将通过下面的描述和所附权利要求变得更充分地显而易见，或者可以通过实施如在下文中陈述的本发明而获知。
附图说明
被包括的以提供对本发明示例性具体实施方式的进一步理解以及结合到并构成本申请的一部分的附图，示出了示例性具体实施方式并连同说明书一起用于解释示例性具体实施方式的特定特征。在附图中：
图1是根据本发明一种示例性具体实施方式的半导体器件封装的布局图；
图2是沿图1中的切割线I-I′切开的半导体器件封装的剖视图；
图3至图11是根据本发明一种示例性具体实施方式的用于制造半导体器件封装的过程的剖视图；
图12是根据本发明另一种示例性具体实施方式的半导体器件封装的剖视图；
图13至图20是用于制造图12中所示的半导体器件封装的过程的剖视图；以及
图21是根据本发明另一种示例性具体实施方式的半导体器件封装的布局图。
具体实施方式
在以下的详细描述中，现在将详细地参照附图，其以图示的方式示出了本发明特定的示例性具体实施方式。这些具体实施方式被足够详细地描述以使本领域技术人员能够实施本发明。可以利用其他的具体实施方式，并且在不背离本发明的范围的情况下可以进行结构的、逻辑的和电的改变。此外，应当理解的是，本发明的各种具体实施方式，尽管不同，但不一定是互相排斥的。例如，在一种具体实施方式中描述的特定特征、结构或特性也可能被包括在其他具体实施方式内。因此，以下的详细描述不应当被以局限的意义理解，并且本发明的范围仅通过所附的权利要求连同赋予这样权利的等价物的全部范围一起来限定。在任何可能的地方，将在所有附图中使用相同的参考标号来表示相同或相似的部件。
在下面的描述中，应当理解，称构件为“第一”、“第二”等是为了区分单个构件。因此，当构件被称作“第一”、“第二”等时，显而易见的是，提供至少两个这样的构件并且每个构件可被选择性地或交换地使用。
此外，为了方便说明，附图中所示的各个构件的大小或尺寸均以放大的方式示出。此外，附图中所示的构件的尺寸比例可以与实际尺寸不同。
此外，并不是在附图中示出的所有构件都必须被包括在本发明相应的具体实施方式中，也不是相应的具体实施方式被限于所示的构件。因此，一些元件在数量上可以添加、去除、或增加/减少。
图1是根据一种具体实施方式的半导体器件封装的布局图，而图2是沿图1中的切割线I-I′切开的半导体器件封装的剖视图。
参考图1和图2，在半导体器件封装100中，第一至第三芯片110、120和130可以设置在基础衬底(基底，base substrate)150上。尽管在该示例性具体实施方式中示出了三个芯片，但少于三个或多于三个的芯片也可以设置在基础衬底150上。第一至第三芯片110、120和130可以是从各个晶片中取出的但被设置成单个封装以完成更高功能的芯片。例如，第一至第三芯片110、120和130中的每一个可以选自由传感器芯片、静态RAM(SRAM)、动态RAM(DRAM)、闪速存储器、逻辑装置、电源集成芯片(IC)、数字信号处理(DSP)芯片、中央处理单元(CPU)、射频(RF)IC、以及控制IC组成中的半导体器件组。
第一至第三芯片110、120和130可以相互电连接以完成单个功能。例如，第一芯片110与第二芯片120可以通过第一导线171相互电连接，第二芯片120与第三芯片130可以通过第二导线172相互电连接，而第三芯片130与第一芯片110可以通过第三导线173相互电连接。
装载部分(loading part)150a可以形成在基础衬底150的顶部表面(上表面)上。例如，装载部分150a可以通过凹蚀刻基础衬底150的顶部表面来形成。装载部分150a的底部表面可以形成得很平坦以使第一至第三芯片110、120和130能够被放置其上。基础衬底150的边缘150b可以形成为高于装载部分150a的装载表面(即，底部表面)。
基础衬底150可以包括由硬质材料形成的衬底。例如，基础衬底150可以包括硅衬底。
排列在基础衬底150上的第一至第三芯片110、120和130中的至少两个可以相互隔开具有指定的间隙。例如，可以排列第一至第三芯片110、120和130使得每个芯片相互隔开。此外，也可以排列第一至第三芯片110、120和130以在芯片与基础衬底150的边缘150b之间形成空着的间隔。
第一和第二绝缘层161和163可以形成在具有设置于其上的第一至第三芯片110、120和130的基础衬底150的上方。该第一和第二绝缘层161和163可以平坦化在其上设置有第一至第三芯片110、120和130的基础衬底150。
用于暴露第一和第二芯片110和120的通孔167V可以形成在第一和第二绝缘层161和163中。沟槽167T可以形成在第二绝缘层163中以连接通孔167V。通孔167V和沟槽167T可以形成第一孔图案167a，该第一孔图案167a暴露第一芯片110的衬垫部分(padparts)和第二芯片120的衬垫部分。
用于暴露第二和第三芯片120和130的其他通孔167V′可以形成在第一和第二绝缘层161和163中。沟槽167T′可以形成在第二绝缘层163中以连接通孔167V′。通孔167V′和沟槽167T′可以形成第二孔图案167b，该第二孔图案167b暴露第二芯片120的衬垫部分和第三芯片130的衬垫部分。
第一孔图案167a可以被填充有诸如铜的金属材料以形成第一导线171，该第一导线171将第一和第二芯片110和120电连接在一起。类似地，第二孔图案167b可以被填充有诸如铜的金属材料以形成第二导线172，该第二导线172将第二和第三芯片120和130电连接在一起。
第一和第二绝缘层161和163可以具有一个或多个第三孔图案165，该第三孔图案165暴露基础衬底150。第三孔图案165起到耗散由驱动第一至第三芯片110、120和130所产生的热量的作用。
第三孔图案165可以被放置在第一至第三芯片110、120和130中的至少两个之间的间隔中，以及被放置在第一至第三芯片110、120和130中的至少一个与基础衬底150的边缘150b中的至少一个之间的间隔中。
第三孔图案165的水平横截面可以包括诸如圆形、椭圆形、三角形、四边形等图形的图案。第三孔图案165还可以具有不同的形状以使散热效果最大化。例如，第三孔图案165可以在平面上具有诸如Z字形的形状。
第三孔图案165中每个孔的宽度可以从1,000埃至5,000埃变化，或者在一些具体实施方式中从1,000埃至2,000埃变化。第三孔图案165中每个孔中的垂直深度与水平宽度的纵横比基本上可以为10∶1。尤其是，第三孔图案165中的每个孔可以形成为具有比水平宽度更长的垂直深度。
例如，通过第三孔图案165形成的孔有利地增加了绝缘层163的表面面积并引入了空气层。结果，半导体器件封装已经改进了耗散当驱动芯片110、120和130中的一个或多个时产生的热量。
图3至图11是用于制造诸如图1和图2中所示的半导体器件封装的示例性过程的剖视图。
参照图3，可以制备基础衬底150。该基础衬底150可以包括由硬质材料形成的衬底。例如，该基础衬底150可以包括硅衬底。
基础衬底150可以设置有装载部分150a以具有设置在其上的芯片，该装载部分150a可以包括形成在基础衬底150的顶部表面上的凹口(凹槽)。基础衬底150可以包括在其上设置有芯片的区域(即，有效区)和在其上没有设置芯片的区域(即，无效区)。装载部分150a可以至少包括有效区。
基础衬底150的边缘150b可以被形成为高于装载部分150a的装载表面(即，底部表面)。
参照图4，第一至第三芯片110、120和130可以被排列在基础衬底150的装载部分150a上。
参照图5，第一预备绝缘层(第一初步绝缘层，first preliminaryinsulating layer)161a可以形成于在其上设置有第一至第三芯片110、120和130的基础衬底150的上方以覆盖第一至第三芯片110、120和130。第一预备绝缘层可以包括氮化物层。尤其是，第一预备绝缘层161a可以包括硅氮化物层(氮化硅层，silicon nitride layer)。此外，第一预备绝缘层161a可以包括蚀刻中止层(etch-stop layer)。
参照图6，第二预备绝缘层163a可以形成在第一预备绝缘层161a上。该第二预备绝缘层163a可以包括氧化物层。例如，第二预备绝缘层163a可以包括硅氧化物层(氧化硅层，silicon oxidelayer)。
参照图7，可以通过图案化第二预备绝缘层163a来形成通孔167V和167V′以及第三孔图案165。(在这个阶段，第一预备绝缘层161a没有被图案化)通孔167V和167V′可以暴露第二和第三芯片120和130的指定区域。所暴露的区域可以对应于其衬垫部分。
在形成第二预备绝缘层163a的过程中，通孔167V和167V′可以在蚀刻深度上不同于第三孔图案165。然而，由于第一预备绝缘层161a被用作蚀刻中止层，所以可以在通孔167V和167V′的形成过程中防止芯片受到损害。
参照图8，可以通过图案化和选择性地蚀刻第二预备绝缘层163a以形成沟槽167T和167T′来形成第二绝缘层163。
沟槽167T和167T′可以形成在通孔167V之间用来电连接第一和第二芯片110和120或形成在通孔167V′之间用来电连接第二和第三芯片120和130。尤其是，可以通过部分地蚀刻位于在第一和第二芯片110和120上的通孔167V之间的第二预备绝缘层163a的一部分以使其薄于该第二预备绝缘层163a的相邻部分来形成沟槽167T。类似地，可以通过部分地蚀刻位于在第二和第三芯片120和130上的通孔167V′之间的第二预备绝缘层163a的一部分以使其薄于该第二预备绝缘层163a的相邻部分来形成其他沟槽167T′。
因此，可以形成第一孔图案167a，包括在第一和第二芯片110和120上的通孔167V以及位于通孔167V之间的沟槽167T。另外，可以由此形成第二孔图案167b，包括在第二和第三芯片120和130上的通孔167V′以及位于通孔167V′之间的沟槽167T′。
第三孔图案165可以形成于在第一至第三芯片110、120和130中的每一个之间的间隔中或形成于在芯片110、120和130与基础衬底150的边缘150b之间的间隔中。
第三孔图案165中每个孔的宽度可以从1,000埃至5,000埃变化，或者在一些具体实施方式中从1,000埃至2,000埃变化。此外，每个第三孔图案165的纵横比基本上可以为10∶1(垂直深度∶水平宽度)。尤其是，第三孔图案165中的每个孔可以形成为具有比水平宽度更长的垂直深度。
根据上述的示例性原理和方法所制造的半导体器件封装100可以有利地耗散由驱动芯片所产生的热量，这至少部分因为通过第三孔图案165而在绝缘层163中引入的增加的表面面积。
参照图9，通过蚀刻经由第一和第二孔图案167a和167b所暴露的第一预备绝缘层161a的对应部分可以暴露第二和第三芯片120和130的部分。此外，通过蚀刻经由第三孔图案165所暴露的第一预备绝缘层161a的部分，可以暴露基础衬底150的对应的部分。以这种方式，在蚀刻第一预备绝缘层161a之后可以形成第一绝缘层161。
参照图10，金属层170可以形成在第二绝缘层163上。该金属层170可以包括，例如，铜金属层。
可以通过电化学电镀(electrochemical plating)形成铜金属层。该金属层170的种子金属层(seed metal layer)的厚度可以被设置成与第三孔图案165中的一个或多个孔的尺寸或宽度相似。可以形成金属层170的种子层使得该种子层覆盖第三孔图案165中的孔的顶部，从而在第三孔图案165中的孔内形成空隙(voids)。也可以形成金属层170的种子金属层以填充在第一和第二孔图案167a和167b中的孔的内部以使芯片110和120电连接在一起。
参照图11，可以通过化学机械抛光(CMP)来抛光金属层170的上部表面直到暴露第二绝缘层163。因此，通过CMP可以去除覆盖第三孔图案165中孔的顶部的金属层170的部分以敞开第三孔图案165中的孔。
用于通过CMP抛光第二绝缘层163的厚度或深度可以被设置成以便不暴露位于形成在芯片110、120和130上的各个通孔167V和167V′之间的任一沟槽167T和167T′。此外，抛光厚度或深度可以被设置成足够高以敞开第三孔图案165中的孔。
因此，填充第一孔图案167a中孔的内部的金属层170的部分形成电连接第一和第二芯片110和120的第一导线171。类似地，填充第二孔图案167b中孔的内部的金属层170的部分形成电连接第二和第三芯片120和130的第二导线172。第一和第二导线171和172可以通过第二绝缘层163而互相电绝缘。
由于第三孔图案165中孔的顶部是敞开的以增加绝缘层的表面面积，所以半导体器件封装100能够有效地耗散由驱动芯片所产生的热量。
图12是根据另一种示例性具体实施方式的半导体器件封装200的剖视图。在根据图12的半导体器件封装200中，与参照图2所描述的示例性具体实施方式的部件等效的部件，由相同的参考标号来表示。
参照图12，第一至第三芯片110、120和130可以被设置在基础衬底150的装载部分150a上。
可以形成第一绝缘层161以覆盖第一至第三芯片110、120和130。然后可以形成第二绝缘层263以覆盖第一绝缘层161。此外，第一至第三孔图案267a、267b和265可以形成在绝缘层161和263中。
第三孔图案265可以穿过第二和第一绝缘层263和161以部分暴露基础衬底150。第一孔图案267a可以穿过第二和第一绝缘层263和161以暴露第一和第二芯片110和120的部分。所暴露的部分可以包括第一和第二芯片110和120的衬垫部分。第二孔图案267b可以穿过第二和第一绝缘层263和161以暴露第二和第三芯片120和130的部分。所暴露的部分可以包括第二和第三芯片120和130的衬垫部分。
阻挡层图案(barrier layer pattern)281和通孔金属图案(via metalpattern)283可以形成于在第一和第二孔图案267a和267b中的一个或多个孔的内部。阻挡层图案281可以包括单个层或由相互堆叠的多个层形成的堆叠层。阻挡层图案281可以包括选自由钛、钛氮化物、钽、钽氮化物和TiSiN组成的组中的至少一种材料。
通孔金属图案283可以包括钨(W)。然而，各种其他材料可以被用于实现该通孔金属图案283。
第一导线271可以形成在第一和第二芯片110和120之间。第一导线271可以通过形成在第一孔图案267a中的孔内的通孔金属图案283来电连接第一和第二芯片110和120。
第二导线272可以形成在第二和第三芯片120和130之间。第二导线272可以通过形成在第二孔图案267b中的孔内的通孔金属图案283来电连接第二和第三芯片120和130。
第一和第二导线271和272可以包括选自由铜、钨、铝、钛和钽组成的组中的至少一种材料。
第三孔图案265可以形成于在芯片110、120和130中的每一个之间的间隔中，以及可以形成于在芯片110、120和130与基础衬底的边缘150b之间的间隔中。
为了使第三孔图案265中的孔能够向外部被暴露或敞开，第三绝缘层图案280可以形成在第二绝缘层263上，该第二绝缘层263具有形成于其上的第一和第二导线271和272。第三绝缘层280可以包括，例如，硅氧化物层。第三绝缘层图案280也可以暴露第一和第二导线271和272的顶部。
图13至图20是用于制造图12中所示的半导体器件封装的示例性过程的剖视图。
在图13中，基础衬底150可以包括用于使芯片能够设置于其上的装载部分150a。装载部分150a可以包括形成在基础衬底150的顶部上的凹口。此外，基础衬底150的边缘150b可以被形成为高于装载部分150a的装载表面(即，底部表面)。
进一步参照图13，第一至第三芯片110、120和130可以被设置在基础衬底150的装载部分150a上。
覆盖第一至第三芯片110、120和130的第一绝缘层161可以形成在基础衬底150的上方。然后第二绝缘层263可以形成在第一绝缘层161上。第一绝缘层161可以包括氮化物层而第二绝缘层263可以包括氧化物层。
参照图14，第一至第三孔图案267a、267b和265可以被形成在第二和第一绝缘层263和161中。
第一孔图案267a可以穿过第二和第一绝缘层263和161以暴露第一和第二芯片110和120的部分。所暴露的部分可以包括第一和第二芯片110和120的衬垫部分。第二孔图案267b可以穿过第二和第一绝缘层263和161以暴露第二和第三芯片120和130的部分。所暴露的部分可以包括第二和第三芯片120和130的衬垫部分。第三孔图案265可以穿过第二和第一绝缘层263和161以暴露基础衬底150的部分。
第三孔图案265中每个孔的宽度可以从1,000埃至5,000埃变化，或者在一些具体实施方式中从1,000埃至2,000埃变化。此外，每个第三孔图案265的纵横比基本上可以为10∶1(垂直深度∶水平宽度)。尤其是，第三孔图案265中的每个孔可以形成为具有比水平宽度更长的垂直深度。
根据一种或多种上述示例性原理和方法的形成有第三孔图案265的半导体器件封装200至少对于提高耗散由驱动芯片所产生的热量来说是有利的。散热的提高可以至少部分归因于暴露在空气中的表面面积所增加的比例。
第三孔图案265中孔的尺寸或宽度可以小于第一或第二孔图案267a或267b中孔的尺寸或宽度。第三孔图案265中的孔在深度上也可以不同于第一或第二孔图案267a或267b中的孔。然而，由于第一绝缘层161在蚀刻第二绝缘层263中被用作蚀刻中止层，所以能够在孔图案265、267a和267b中的孔的形成过程中保护芯片。
参照图15，阻挡层281a可以形成在包括第二绝缘层263的基础衬底150的上方。然后，通孔金属层(via metal layer)283a可以形成在该阻挡层281a上。
阻挡层281a和通孔金属层283a没有沉积在第三孔图案265中的孔的内部。这是因为第三孔图案265在尺寸上小于第一或第二孔图案267a或267b。例如，第三孔图案265中的孔小于第一或第二孔图案267a或267b中的孔。此外，如果阻挡层281a通过物理气相沉积(PVD)沉积到具有的厚度大于第三孔图案265的尺寸，则会在第三孔图案265中的每个孔的开口处产生阻挡层281a的突出物(overhang)。因此，可以在第三孔图案265中每个孔的内部形成空隙。
参照图16，通过由CMP抛光阻挡层281a和通孔金属层283a，可以使阻挡层图案281和通孔金属图案283仅仅形成在第一和第二孔图案267a和267b中的孔的内部。CMP工艺的厚度可以被设置以便敞开第三孔图案265中的孔。
尽管在第三孔图案265中的孔被再次向外部敞开，由此可以在孔内部形成空气层，但是阻挡层图案281和通孔金属图案283各自保持在第一和第二孔图案267a和267b中的孔的内表面上。
参照图17，金属层270可以形成在包括第二绝缘层263的基础衬底150的上方。金属层270可以包括，例如，铝。
金属层270可以通过PVD形成在衬底的上方而没有形成在第三孔图案265中的孔的内部。如果金属层270沉积到具有的厚度大于第三孔图案265中的孔的尺寸，则形成金属层270以覆盖第三孔图案265中的孔的顶部。因此，金属层270可以在第三孔图案265中的每个孔的开口处形成有突出物，由此在第三孔图案265中的每个孔的内部产生空隙。
参照图18，金属层270可以被图案化以形成第一和第二导线271和272。
通过图案化和选择性地蚀刻对应于第三孔图案265顶部的金属层270的部分，孔可以被敞开以暴露第三孔图案265中的空隙。也可以蚀刻金属层270的部分以在第一和第二芯片110和120之间形成第一导线271以及在第二和第三芯片120和130之间形成第二导线272。第一导线271可以通过形成在第一孔图案267a中的孔内的通孔金属图案283来电连接第一和第二芯片110和120。类似地，第二导线272可以通过形成在第二孔图案267b中的孔内的通孔金属图案283来电连接第二和第三芯片120和130。
参照图19，第三绝缘层280a可以形成在具有形成于其上的第一和第二导线271和272的衬底的上方以平坦化或保护半导体器件封装200。第三绝缘层280a可以包括，例如，硅氮化物层。
可以形成第三绝缘层280a以便覆盖第三孔图案265中的孔的顶部从而在每个孔的内部形成空隙。也可以形成第三绝缘层280a以覆盖第一和第二导线271和272。然后可以通过CMP抛光第三绝缘层280a以暴露第一和第二导线271和272的顶部。
参照图20，可以通过图案化第三绝缘层280a形成与第三孔图案265相对应的第四孔图案285。因此，该第三绝缘层280a可以被图案化以暴露或敞开第三孔图案265中的孔。
图21是根据本发明另一种示例性具体实施方式的半导体器件封装300的布局图。
参照图21，第三孔图案365可以形成于例如在第一至第三芯片110、120和130中的至少两个的每一个之间，和/或在芯片110、120和130与基础衬底150的边缘150b之间的一个或多个间隔内。
为了增加形成在基础衬底150上的绝缘层的表面面积，第三孔图案365可以形成为具有Z字形的长孔(深孔，long hole)。
可以通过根据本文中所描述的一种或多种具体实施方式制造半导体器件封装来获得一些效果和/或优势，包括，例如，通过使用位于芯片之间和/或周围的孔图案来有效耗散由驱动设置在半导体器件封装中的芯片所产生的热量。另外，芯片上的通孔和用于散热的孔图案都可以同时形成，从而促进了半导体器件封装的快速制造。根据本文中描述的具体实施方式所制造的半导体器件将具有增强的操作稳定性和可靠性。
对于本领域技术人员来说将显而易见的是，在不背离本发明的精神或范围的情况下，可以对本发明进行各种修改和变化。因此，本发明旨在覆盖落入所附权利要求及其等同物的范围内的本发明的修改和变化。

Claims (20)

1.一种半导体器件封装，包括：
衬底；
至少两个芯片，设置在所述衬底上以在一个或多个所述芯片与所述衬底的边缘之间具有间隔；
绝缘层，覆盖所述芯片，所述绝缘层具有暴露所述至少两个芯片的部分的通孔和位于所述通孔之间的沟槽，所述绝缘层在所述间隔内具有至少两个孔图案；以及
金属层，填充所述通孔和所述沟槽。
2.根据权利要求1所述的半导体器件封装，其中，所述绝缘层包括硅氮化物层和在所述硅氮化物层上的硅氧化物层。
3.根据权利要求1所述的半导体器件封装，其中，所述至少两个孔图案中的至少一个的顶部是敞开的。
4.根据权利要求1所述的半导体器件封装，其中，所述至少两个孔图案中的至少一个进一步形成在所述芯片之间的间隔中。
5.根据权利要求1所述的半导体器件封装，其中，所述至少两个孔图案中的至少一个的横截面对应于选自由圆形、四边形、三角形、椭圆形以及Z字形长孔图案组成的组中的图案。
6.根据权利要求1所述的半导体器件封装，其中，所述金属层包括铜。
7.一种制造半导体器件封装的方法，包括以下步骤：
在衬底上设置至少两个芯片使得所述至少两个芯片排列成相互隔开以形成第一间隔并使所述至少两个芯片排列成与所述衬底的边缘隔开以形成第二间隔；
在具有设置于其上的所述至少两个芯片的所述衬底上形成绝缘层；
通过选择性地蚀刻所述绝缘层而在所述第一和所述第二间隔中的至少一个内形成暴露所述至少两个芯片的部分的通孔和至少两个孔图案；
通过选择性地蚀刻所述绝缘层而在所述通孔之间形成沟槽以连接所述通孔；
在包括所述至少两个孔图案、所述通孔、和所述沟槽的所述绝缘层上形成金属层；以及
通过抛光形成在所述通孔和所述沟槽上方的所述金属层的一部分而形成金属导线。
8.根据权利要求7所述的方法，其中，在所述金属层形成步骤中，所述金属层在所述至少两个孔图案中的一个或多个孔中的每一个的开口处形成为突出的以在所述一个或多个孔中的每一个内形成空隙，并且其中，所述通孔被填充有所述金属层。
9.根据权利要求7所述的方法，其中，在所述于所述间隔内形成所述通孔和所述至少两个孔图案的步骤中，通过选择性地蚀刻所述绝缘层而在所述至少两个芯片之间的所述第一间隔中形成所述至少两个孔图案。
10.一种半导体器件封装，包括：
衬底，具有有效区和在所述有效区周围的无效区；
至少两个芯片，设置在所述衬底的所述有效区上；以及
绝缘层，形成在包括设置的所述至少两个芯片的所述衬底上以在所述无效区上具有第一散热孔图案。
11.根据权利要求10所述的半导体器件封装，进一步包括：
通孔图案，位于所述绝缘层上以暴露所述至少两个芯片的部分；以及
导线，位于所述绝缘层上以通过所述通孔图案电连接所述至少两个芯片。
12.根据权利要求11所述的半导体器件封装，进一步包括：
阻挡层图案，位于所述通孔图案的内表面上；以及
通孔金属图案，位于所述阻挡层图案上以填充所述通孔图案。
13.根据权利要求11所述的半导体器件封装，其中，所述导线包括铝。
14.根据权利要求11所述的半导体器件封装，进一步包括平坦化层，所述平坦化层在所述绝缘层上形成以便敞开所述第一散热孔图案中的孔以及暴露所述导线的顶部。
15.根据权利要求10所述的半导体器件封装，进一步包括第二散热孔图案，所述第二散热孔图案位于设置在所述有效区上的所述至少两个芯片之间的间隔中。
16.一种制造半导体器件封装的方法，包括以下步骤：
在被分隔成有效区和无效区的衬底的所述有效区上设置至少两个芯片；
在具有设置于其上的所述至少两个芯片的所述衬底上形成绝缘层；以及
通过选择性地蚀刻所述绝缘层而形成散热孔图案以暴露所述无效区的一部分。
17.根据权利要求16所述的方法，进一步包括以下步骤：
在所述绝缘层上形成通孔图案以暴露所述至少两个芯片的部分，所述通孔图案中的一个或多个孔中的每一个具有的宽度大于所述散热孔图案中的孔的宽度；
在包括所述散热孔图案和所述通孔图案的所述绝缘层上形成金属层；以及
通过图案化所述金属层而形成经由所述通孔图案中的孔电连接所述至少两个芯片的金属导线。
18.根据权利要求17所述的方法，其中，在所述金属层形成步骤中，所述金属层在所述散热孔图案中的一个或多个孔中的每一个的开口处以突出的方式形成以在所述散热孔图案中的所述一个或多个孔中的每一个内形成空隙，并且其中，所述通孔被填充有所述金属层。
19.根据权利要求16所述的方法，进一步包括以下步骤：
在所述绝缘层上形成通孔图案以暴露所述至少两个芯片的部分；
在包括所述散热孔图案和所述通孔图案的所述绝缘层上形成阻挡层和通孔金属层；
通过抛光所述阻挡层和所述通孔金属层而在所述通孔图案中的至少一个中的一个或多个孔内形成阻挡层图案和通孔金属层图案；
在包括所述阻挡层图案和所述通孔金属层图案的所述绝缘层上形成金属层；以及
通过图案化所述金属层而形成经由所述至少一个通孔图案中的所述孔电连接所述至少两个芯片的金属导线。
20.根据权利要求19所述的方法，在所述金属导线形成步骤之后，所述方法进一步包括以下步骤：
形成平坦化层以覆盖所述金属层；
通过抛光所述平坦化层而暴露所述金属导线的顶部；以及
通过图案化所述平坦化层以敞开位于所述绝缘层上的所述散热孔图案中的孔而在对应于所述绝缘层上的所述散热孔图案的所述平坦化层的位置处形成孔图案。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103035614A (zh) * 2011-10-05 2013-04-10 英飞凌科技股份有限公司 半导体结构及其制造方法
CN105789064A (zh) * 2016-03-18 2016-07-20 深圳芯邦科技股份有限公司 指纹识别芯片的封装方法及封装结构
CN107004598A (zh) * 2014-12-23 2017-08-01 英特尔公司 过孔阻挡层
CN109461715A (zh) * 2018-09-29 2019-03-12 南京中感微电子有限公司 一种多管芯封装体

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101284220B1 (ko) 2012-07-06 2013-07-09 (주) 이피웍스 예각 반도체 웨이퍼를 사용한 관통 실리콘 비아 식각방법
WO2018182755A1 (en) * 2017-04-01 2018-10-04 Intel Corporation Innovative way to design silicon to overcome reticle limit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5250843A (en) * 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5366906A (en) * 1992-10-16 1994-11-22 Martin Marietta Corporation Wafer level integration and testing
KR100244965B1 (ko) 1997-08-12 2000-02-15 윤종용 인쇄회로기판과 볼 그리드 어레이 패키지의 제조 방법
KR19990065599A (ko) * 1998-01-15 1999-08-05 구본준 반도체 패키지와 그 제조방법 및 그 적층방법
KR100390453B1 (ko) * 1999-12-30 2003-07-04 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법
US6838750B2 (en) * 2001-07-12 2005-01-04 Custom One Design, Inc. Interconnect circuitry, multichip module, and methods of manufacturing thereof
US7286359B2 (en) * 2004-05-11 2007-10-23 The U.S. Government As Represented By The National Security Agency Use of thermally conductive vias to extract heat from microelectronic chips and method of manufacturing
KR100806031B1 (ko) 2006-11-27 2008-02-26 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103035614A (zh) * 2011-10-05 2013-04-10 英飞凌科技股份有限公司 半导体结构及其制造方法
CN107004598A (zh) * 2014-12-23 2017-08-01 英特尔公司 过孔阻挡层
CN107004598B (zh) * 2014-12-23 2021-03-19 英特尔公司 过孔阻挡层
CN105789064A (zh) * 2016-03-18 2016-07-20 深圳芯邦科技股份有限公司 指纹识别芯片的封装方法及封装结构
CN109461715A (zh) * 2018-09-29 2019-03-12 南京中感微电子有限公司 一种多管芯封装体

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