TW201813058A - 半導體元件及其製造方法 - Google Patents

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Abstract

一種半導體元件包括非揮發性記憶體以及邏輯電路。所述非揮發性記憶體包括：堆疊結構，包括第一絕緣層、浮置閘極、第二絕緣層、控制閘極以及第三絕緣層，從基底以此順序堆疊；抹除閘極線；以及字元線。所述邏輯電路包括場效電晶體，所述場效電晶體包括閘電極。所述字元線包括突起，從所述基底算起的所述突起的高度高於從所述基底算起的所述抹除閘極線的高度。所述字元線以及所述閘電極由多晶矽所形成。

Description

半導體元件及其製造方法
本發明實施例是有關於一種半導體積體電路，且特別是有關於一種包括非揮發性記憶胞的半導體元件及其製造方法。
當半導體業界引入具有較高效能及較多功能的積體電路的新世代，降低成本的壓力變得更大。特別是，已要求減少微影製程的數目。
本發明實施例提供一種半導體元件的製造方法，其包括：於基底上方形成非揮發性記憶體的第一堆疊結構以及第二堆疊結構；於所述第一堆疊結構以及所述第二堆疊結構上方形成導體材料層；於所述導體材料層上方形成平坦化層；於所述平坦化層上方形成罩幕圖案；通過使用所述罩幕圖案作為蝕刻罩幕，將所述平坦化層圖案化；以及將所述導體材料層圖案化，因而形成所述第一堆疊結構與所述第二堆疊結構之間的抹除閘極線、第一字元線以及第二字元線，使得所述第一字元線、所述第一堆疊結構、所述抹除閘極線、所述第二堆疊結構以及所述第二字元線以此順序排列。
本發明實施例另提供一種製造包括非揮發性記憶體區以及邏輯電路區的半導體元件的方法，其包括：於基底的所述非揮發性記憶體區上方形成非揮發性記憶體的第一堆疊結構以及第二堆疊結構；於所述第一堆疊結構、所述第二堆疊結構以及所述基底的所述邏輯電路區上方形成導體材料層；於所述導體材料層上方形成平坦化層；於所述非揮發性記憶體區上方的所述平坦化層上形成第一罩幕圖案，以及於所述邏輯電路區上方的所述平坦化層上形成第二罩幕圖案；通過使用所述第一罩幕圖案以及所述第二罩幕圖案作為蝕刻罩幕，將所述平坦化層圖案化；以及將所述導體材料層圖案化，因而形成所述非揮發性記憶體區中所述第一堆疊結構與所述第二堆疊結構之間的抹除閘極線、第一字元線以及第二字元線，使得所述第一字元線、所述第一堆疊結構、所述抹除閘極線、所述第二堆疊結構以及所述第二字元線以此順序排列，並形成所述邏輯電路區中的閘極圖案。
本發明實施例又提供一種包括非揮發性記憶體以及邏輯電路的半導體元件。所述非揮發性記憶體包括：堆疊結構，包括第一絕緣層、浮置閘極、第二絕緣層、控制閘極以及第三絕緣層，從基底以此順序堆疊；抹除閘極線；以及字元線。所述邏輯電路包括場效電晶體，所述場效電晶體包括閘電極。所述字元線包括突起，從所述基底算起的所述突起的高度高於從所述基底算起的所述抹除閘極線的高度。所述字元線以及所述閘電極由多晶矽所形成。
以下本揭露提供用於實施本發明的不同特徵的許多不同實施例或實例。以下所描述的部件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，構件的尺寸並不限於所揭露的範圍或數值，而可取決於製程狀況及/或元件所要的性質。此外，於以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。為了簡單及清楚起見，各種特徵可任意地以不同比例繪示。
另外，為了易於描述附圖中所繪示的一個構件或特徵與另一構件或特徵的關係，本文中可使用例如「在…下」、「在…下方」、「在…上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。元件可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地作出解釋。此外，術語「由…所構成（made of）」可指「包括（comprising）」或「由…所組成（consisting of）」。
圖1A至圖11C顯示根據本發明的一實施例所繪示的一種製造非揮發性記憶體的連續製程的示例性圖示。圖1A、2A…以及11A顯示平面圖（上視圖），圖1B、圖2B…以及圖5B顯示沿圖1A、圖2A…以及圖5A中的X1-X1線的剖面圖，圖6B、圖7B…以及圖11B顯示沿圖6A、圖7A…以及圖11A中的X2-X2線的剖面圖，以及圖1C、圖2C…以及圖11C顯示沿圖1A、圖2A…以及圖11A中的Y1-Y1線的剖面圖。理解到，可於圖1A至圖11C所示的製程之前、之間以及之後提供額外操作，且對方法的額外實施例而言，可取代或省去一些如下所述的操作。可互換操作/製程的次序。
圖1A至圖1C 顯示一種形成隔離絕緣層之後的非揮發性記憶體區的結構，其中隔離絕緣層又稱為淺溝渠隔離（STI 15）。罩幕層包括形成於基底5上的氧化矽層12’以及氮化矽層14。氧化矽層12’由熱氧化法或化學氣相沉積法（CVD）所形成，且氮化矽層14由CVD所形成。在一些實施例中，氧化矽層12’的厚度在約7 nm to 10 nm的範圍內，且氮化矽層14的厚度在約40 nm至200 nm的範圍內。在一實施例中，基底5為矽。其他半導體材料（例如SiGe、SiC、III-V族半導體）可作為基底5。於形成罩幕層之後，通過微影以及蝕刻操作，將罩幕層圖案化。然後，通過使用經圖案化的罩幕層作為蝕刻罩幕，對基底5進行溝渠蝕刻以形成溝渠。在一些實施例中，溝渠的深度在約100 nm至約1 µm的範圍內。
用絕緣（介電）材料填入溝渠。通過低壓化學氣相沉積法（LPCVD）、電漿CVD（plasma CVD）或可流動式CVD（flowable CVD）形成一或多層的絕緣材料，所述絕緣材料例如為氧化矽、氮氧化矽或氮化矽。絕緣材料層可由旋塗玻璃（spin-on-glass；SOG）、SiO、SiON、SiOCN及/或氟摻雜的矽酸鹽玻璃（fluorine-doped silicate glass；FSG）中的一或多層所形成。於形成絕緣材料層之後，進行平坦化操作，以移除絕緣材料層的上部，以形成STI 15，其中所述平坦化操作包括化學機械研磨法（CMP）或回蝕刻製程。在平面圖中，由STI 環繞或隔開的、未被蝕刻的基底為主動區10，電晶體或其他半導體元件形成於主動區10上方。
於形成STI 15之後，移除氮化矽層14並形成第一導體材料層19，如圖2A至圖2C所示。可通過使用H3 PO4 ，移除氮化矽層14。導體材料（例如未摻雜或摻雜多晶矽）可由CVD所形成。在一些實施例中，第一導體材料層19的厚度在約80 nm至160 nm的範圍內。
接著，通過CMP將第一導體材料層19平坦化，如圖3A至圖3C所示，因而形成非揮發性記憶體的浮置閘極圖案（FG圖案20’）。在一些實施例中，FG圖案20’的寬度在約80 nm至約120 nm的範圍內，FG圖案20’的厚度在約20 nm至約70 nm的範圍內。
於形成FG圖案20’之後，通過使用回蝕刻製程，使STI 15凹陷，如圖4A至圖4C所示。在一些實施例中，凹陷的量T1在約30 nm至約100 nm的範圍內。
使STI 15凹陷之後，於FG圖案20’以及STI 15上方形成第一絕緣層堆疊22’、第二導體材料層24’、第二絕緣層堆疊（其包括絕緣層26’、28’以及30’）的堆疊層，如圖5A至圖5C所示。在一些實施例中，第一絕緣層堆疊22’包括氧化矽-氮化矽-氧化矽（ONO）結構，分別具有約30~50 nm、約70~90 nm以及約30~50 nm的厚度。在一些實施例中，第二導體材料層24’為（舉例來說）厚度約45 nm至約70 nm的摻雜或未摻雜多晶矽。在一些實施例中，絕緣層26’為（舉例來說）厚度約7 nm至約10 nm的氮化矽，絕緣層28’為（舉例來說）厚度約70 nm至100 nm的氧化矽，且絕緣層30’為（舉例來說）厚度約800 nm至約1200 nm的氮化矽。這些層（第一絕緣層堆疊22’、第二導體材料層24’、絕緣層26’、28’以及30’）可由CVD所形成。氧化矽層或氮化矽層可由氮氧化矽、SiOCN或SiCN所取代。
接著，通過使用微影以及蝕刻操作，將圖5A至圖5C的堆疊層圖案化，如圖6A至圖6C所示，因而形成包括ONO層22以及控制閘極（CG）24的閘極堆疊結構。如圖6B以及6C所示，蝕刻會停止於多晶矽層（FG圖案20’）。
接著，如圖7A至圖7C所示，通過使用絕緣層26、28以及30 作為蝕刻罩幕，使多晶矽層（FG圖案20’）凹陷。在一些實施例中，凹陷的量T2在約10 nm至約40 nm的範圍內。
於凹陷蝕刻之後，於堆疊閘極結構的兩個主側面上形成第一側壁間隙壁（CG間隙壁）32，如圖8A至圖8C所示。在一些實施例中，第一側壁間隙壁32由（舉例來說）SiN、SiO2 以及SiON中的一或多層所構成，且具有約10 nm至約40 nm的範圍內的厚度。
然後，如圖9A至圖9C所示，通過使用絕緣層26、28以及30以及第一側壁間隙壁作為蝕刻罩幕，進一步蝕刻多晶矽層（FG圖案20’），因而形成包括浮置閘極（FG）20、ONO層22以及控制閘極（CG）24的閘極堆疊結構。如圖9B所示，於蝕刻多晶矽層（FG圖案20’）之後，於主動區10上方形成空間20S，空間20S未被閘極堆疊結構所覆蓋。
此外，如圖10A至圖10C所示，於閘極堆疊結構的兩個主側面上形成第二側壁間隙壁（FG間隙壁）34。在一些實施例中，第二側壁間隙壁34由（舉例來說）SiN、SiO2 以及SiON中的一或多層所構成，第二側壁間隙壁34可相同於或不同於第一側壁間隙壁32，且具有約10 nm至約40 nm的範圍內的厚度。
如圖10C所示，閘極堆疊結構50包括氧化矽層12、浮置閘極（FG）20、ONO層22、控制閘極（CG）24以及包括絕緣層26、28以及30的絕緣層堆疊，其以此順序從基底5堆疊。
接著，形成字元線40以及抹除閘極線42，如圖11A至圖11C所示。字元線40以及抹除閘極線42由導體材料（例如摻雜多晶矽）所構成。在一些實施例中，字元線40以及抹除閘極線42的厚度在約80 nm至約140 nm的範圍內。
圖12A至圖21B顯示根據本發明的一實施所繪示的製造非揮發性記憶體的字元線和抹除閘極線以及邏輯電路的閘電極的連續製程的例示例性圖示。在本發明的一實施例中，半導體元件包括非揮發性記憶體區以及邏輯電路區。半導體元件也可包括靜態隨機存取記憶體（SRAM）區。
圖12A、圖13A…以及圖21A顯示非揮發性記憶體區的剖面圖，以及圖12B、圖13B…以及圖21B 顯示邏輯電路區的剖面圖。理解到，可於圖12A至圖21B所示的製程之前、之間以及之後提供額外操作，且對方法的額外實施例而言，可取代或省去一些如下所述的操作。可互換操作/製程的次序。
於形成如圖10A至圖10C所示的閘極堆疊結構50之後，於非揮發性記憶體區中的閘極堆疊結構50上方以及於邏輯電路區中的主動區10上方形成第三導體材料層100，如圖12A以及圖12B所示。閘絕緣層90插入於主動區的表面與第三導體材料層100之間。在一些實施例中，第三導體材料層100為（舉例來說）摻雜或未摻雜多晶矽，且具有約60 nm至約120 nm的範圍內的厚度。此外，於第三導體材料層100上通過CVD形成氮化矽層105以及氧化矽層110。在一些實施例中，氮化矽層105的厚度在約50 nm至約100 nm的範圍內，且氧化矽層110的厚度在約30 nm至約60 nm的範圍內。
接下來，如圖13A以及圖13B所示，罩幕層115形成為覆蓋邏輯電路區，而裸露出非揮發性記憶體區。罩幕層115為（舉例來說）光阻圖案。
當邏輯電路區由罩幕層115所覆蓋，通過使用濕式蝕刻（使用 HF或BHF）及/或乾式蝕刻，移除非揮發性記憶體區中的氧化矽層110，如圖14A以及圖14B所示。接著，移除罩幕層115。
然後，通過使用H3 PO4 ，從非揮發性記憶體區移除氮化矽層105，如圖15A以及圖15B所示。
從非揮發性記憶體區移除氮化矽層105之後，從邏輯電路區移除氧化矽層110，如圖16A以及圖16B所示。
接下來，如圖17A以及圖17B所示，於非揮發性記憶體區以及邏輯電路區上方形成平坦化材料層120，使得由第三導體材料層100所覆蓋的閘極堆疊結構50的下部埋入於平坦化材料層120中。平坦化材料層120包括一或多層的有機材料。在特定實施例中，平坦化材料層120包括通常用於微影製程中的底部抗反射塗層（bottom antireflective coating；BARC）材料。
於形成平坦化材料層120之後，回蝕刻第三導體材料層100，以平坦化第三導體材料層100並裸露出閘極堆疊結構50的上部（絕緣層堆疊），如圖18A所示。接著，移除平坦化材料層120，如圖18A以及圖18B所示。
然後，如圖19A以及圖19B所示，通過使用H3 PO4 ，從邏輯電路區移除氮化矽層105。
從邏輯電路區移除氮化矽層105之後，形成硬罩幕層125，並於硬罩幕層125上形成抗蝕劑圖案130A以及130B，如圖20A以及圖20B所示。抗蝕劑圖案130A對應於非揮發性記憶體區中的字元線，且抗蝕劑圖案130B對應於邏輯電路區中的閘電極。硬罩幕層125包括氧化矽、SiN以及SiON中的一或多層。
通過使用抗蝕劑圖案130A以及130B作為蝕刻罩幕，將硬罩幕層125圖案化，以及通過使用經圖案化的硬罩幕層125，將第三導體材料層100圖案化。於移除硬罩幕層之後，得到非揮發性記憶體區中的字元線100A以及抹除閘極線100C，且得到邏輯電路區中的閘電極100B，如圖21A以及圖21B所示。
理解到，圖21A以及圖21B所示的元件經歷進一步CMOS 製程以形成各種特徵，例如內連線金屬層、介電層、鈍化層等。
圖22A至圖28B顯示根據本發明的另一實施例所繪示的製造非揮發性記憶體的字元線以及邏輯電路的閘電極的連續製程的示例性圖示。如上所述的相似或相同組態、製程、材料及/或結構可在以下實施例中被使用，故可省略詳細的說明。
圖22A、圖23A…以及圖28A顯示非揮發性記憶體區的剖面圖，且圖22B、圖23B…以及圖28B顯示邏輯電路區的剖面圖。圖23C為平面圖。理解到，可於圖22A至圖28B所示的製程之前、之間以及之後提供額外操作，且對方法的額外實施例而言，可取代或省去一些如下所述的操作。可互換操作/製程的次序。
於形成如圖10A至圖10C所示的閘極堆疊結構50之後，於非揮發性記憶體區閘中的閘極堆疊結構50上方以及於邏輯電路區中的主動區10上方形成第三導體材料層200，如圖22A以及圖22B所示。閘絕緣層190插入於主動區的表面與第三導體材料層200之間。在一些實施例中，第三導體材料層200為（舉例來說）摻雜或未摻雜多晶矽，且具有約60 nm至約120 nm的範圍內的厚度。
然後，如圖23A以及圖23B所示，於第三導體材料層200上形成包括第一罩幕層205以及第二罩幕層210的硬罩幕層。形成第一罩幕層205，使得形成於閘極堆疊結構50上方的第三導體材料層200全部埋入於第一罩幕層中，且第一罩幕層具有實質上平坦的表面。在特定實施例中，不使用第二罩幕層。
在一些實施例中，第一罩幕層205以及第二罩幕層210構成平坦化層。例如，平坦化層包括下層（第一罩幕層205）以及上層（第二罩幕層210），下層（第一罩幕層205）形成為覆蓋第三導體材料層200。在一些實施例中，下層（第一罩幕層205）包括介電材料，所述介電材料包括矽、氧以及碳。
第一罩幕層205包括一或多層的絕緣材料，所述絕緣材料包括Si、O、N、C及/或H。絕緣材料可由LPCVD、電漿CVD或可流動式CVD所形成，或由塗覆光阻所形成。
在可流動式CVD中，可流動介電材料，顧名思義，可於沉積其間「流動」以填入具有高深寬比（high aspect ratio）的間隙或空間中。通常，加入各種化學物於含矽前驅物以允許沉積膜的流動。在一些實施例中，可加入氮氫鍵（nitrogen hydride bonds）。可流動介電前驅物（特別是可流動的氧化矽前驅物）的實例包括矽酸鹽（silicate）、矽氧烷（siloxane）、甲基倍半矽氧烷（methyl silsesquioxane；MSQ)、氫矽倍半氧烷（hydrogen silsesquioxane；HSQ)、MSQ/HSQ、全氫矽氮烷（perhydrosilazane； TCPS)、全氫聚矽氮烷（perhydro-polysilazane；PSZ)、正矽酸乙酯（tetraethyl orthosilicate；TEOS)、或者例如三甲矽烷基胺（trisilylamine；TSA)的矽烷胺（silyl-amine）。這些可流動氧化矽材料在多操作製程中所形成。於沉積可流動膜之後，固化並接著回火可流動膜，以移除不想要的元素以形成氧化矽。在一些實施例中，執行一或多個回火製程。在約1000o C至約1200o C的溫度範圍內，對可流動膜進行超過一次的固化並回火。在一些實施例中，第一罩幕層205的厚度在約200 nm至約300 nm的範圍內。
第二罩幕層210包括一或多層的氮化矽基（silicon nitride based）材料，例如SiN，SiON或SiOCN。在一些實施例中，第二罩幕層210的厚度在約30 nm至約70 nm的範圍內。
於形成硬罩幕層之後，分別於非揮發性記憶體區以及邏輯電路區中形成抗蝕劑罩幕圖案215A以及215B，如圖23A至圖圖23C所示。圖23C顯示非揮發性記憶體區的平面圖，且圖23A對應於圖23 C的Y1-Y1線。
如圖23C所示，在非揮發性記憶體區中，閘極堆疊結構50以及抗蝕劑罩幕圖案215A在X方向上延伸並在Y方向上排列為互相平行。在平面圖中，抗蝕劑罩幕圖案215A未重疊於閘極堆疊結構50，如圖23C所示。抗蝕劑罩幕圖案215A形成於將要形成字元線的區域上。無罩幕圖案形成於閘極堆疊結構50之間的將要形成抹除閘極線的區域上。注意，如圖23C所示的佈局將沿Y方向重覆，且抗蝕劑罩幕圖案215A將配置於兩個閘極堆疊結構之間。
在一些實施例中，抗蝕劑罩幕圖案215A沿Y方向的寬度W1在約50 nm至約100 nm的範圍內。在一些實施例中，抗蝕劑罩幕圖案215A與閘極堆疊結構50之間的空間S1在約15 nm至約45 nm的範圍內。
在邏輯電路區中，抗蝕劑罩幕圖案215B對應於場效電晶體（FET）的閘電極。
接下來，如圖24A以及圖24B所示，通過使用抗蝕劑罩幕圖案215A以及215B，使用乾式蝕刻將第二罩幕層210圖案化。於移除抗蝕劑罩幕圖案之後，將第一罩幕層205圖案化，因而得到罩幕圖案210A/205A以及210B/205B，如圖25A以及圖25B所示。
接著，通過使用罩幕圖案210A/205A以及210B/205B 作為蝕刻罩幕，蝕刻第三導體材料層200，因而得到非揮發性記憶體區中的字元線200A以及抹除閘極線200C，以及得到邏輯電路區中的閘電極200B。
如圖26A所示，在非揮發性記憶體區中，抹除閘極線200C配置於兩個相鄰閘極堆疊結構50之間，且字元線200A配置為使得字元線中的一者、閘極堆疊結構中的一者、抹除閘極線、閘極堆疊結構中的另一者、以及字元線中的另一者沿Y方向以此順序排列。字元線中的至少一者包括突起220，如圖26A所示。從基底（主動區10）算起的突起220的高度高於從基底算起的抹除閘極線200C的高度。在特定實施例中，從基底算起的突起220的高度高於從基底算起的閘極堆疊結構50的最高絕緣層30的高度。
由於字元線200A、抹除閘極線200C以及閘電極200B（閘極圖案）於相同時間從相同多晶矽層所形成，其摻質濃度以及多晶結構為實質上相同。
在其他實施例中，第一罩幕層205為BARC層且於BARC層上形成抗蝕劑罩幕圖案215A以及215B，而無需形成第二罩幕層210。在此種情況下，通過使用抗蝕劑罩幕圖案，將BARC層圖案化，以及通過使用經圖案化的BARC層，將第三導體材料層圖案化。
此外，在其他實施例中，於第三導體材料層與BARC之間形成薄氧化矽層或薄氮化矽層，通過使用經圖案化的BARC層，將薄層圖案化，以及通過使用經圖案化的薄層，將第三導體材料層圖案化。
接著，如圖27B所示，於邏輯電路區中的閘電極200B的兩個主側面上形成側壁間隙壁230B。側壁間隙壁230B包括一或多層的矽基絕緣材料，例如SiO2 、SiN或SiON。在非揮發性記憶體區中，可於突起220的側面上形成類似的側壁230A，如圖27A所示。
圖28A以及圖28B顯示形成層間介電（interlayer dielectric；ILD）層240之後的結構。層間介電層240包括一或多層的矽基絕緣材料，例如SiO2 、SiN、SiOC、SiCN、SiOCN或SiON。
理解到，圖28A以及圖28B中所示的元件經歷進一步的CMOS製程以形成各種特徵，例如內連線金屬層、介電層、鈍化層等。
在圖22A至圖28B的實施例中，相較於圖12A至圖21B的實施例，可除去四個膜沉積製程、一個微影製程、一個蝕刻製程以及四個濕式製程。特別是，在圖22A至圖28B的實施例中，於形成第三導體材料層200之後，進行僅僅單一個微影操作以形成閘電極、字元線以及抹除閘極線，且於將第三導體材料層圖案化之前，進行只有一個氧化矽基材料沉積以及只有一個氮化矽基材料沉積。
在前述實施例中，第一至第三導體材料層為多晶矽。然而，可使用其他導體材料，例如非晶矽以及金屬材料，所述金屬材料包括Cu、Al、Ni、W、Ti或Ta。
本文中描述的各種實施例或實例提供相較先前技術的數個優勢。舉例來說，在本發明實施例中，由於一個微影製程可定義非揮發性記憶體區中的字元線以及抹除閘極線以及邏輯電路區中的閘極圖案，可能減少製程步驟以及製造成本。
將理解到，在本文中不必論述所有的優勢，無特定優勢是所有的實施例都需要的，且其他實施例或實例可提供不同的優勢。
根據本發明的一態樣，在一種半導體元件的製造方法中，於基底上方形成非揮發性記憶體的第一堆疊結構以及第二堆疊結構。於所述第一堆疊結構以及所述第二堆疊結構上方形成導體材料層。於所述導體材料層上方形成平坦化層。於所述平坦化層上方形成罩幕圖案。通過使用所述罩幕圖案作為蝕刻罩幕，將所述平坦化層圖案化。將所述導體材料層圖案化，因而形成所述第一堆疊結構與所述第二堆疊結構之間的抹除閘極線、第一字元線以及第二字元線，使得所述第一字元線、所述第一堆疊結構、所述抹除閘極線、所述第二堆疊結構以及所述第二字元線以此順序排列。
根據本發明的另一態樣，在一種製造包括非揮發性記憶體區以及邏輯電路區的半導體元件的方法中，於基底的所述非揮發性記憶體區上方形成非揮發性記憶體的第一堆疊結構以及第二堆疊結構。於所述第一堆疊結構、所述第二堆疊結構以及所述基底的所述邏輯電路區上方形成導體材料層。於所述導體材料層上方形成平坦化層。於所述非揮發性記憶體區上方的所述平坦化層上形成第一罩幕圖案，以及於所述邏輯電路區上方的所述平坦化層上形成第二罩幕圖案。通過使用所述第一罩幕圖案以及所述第二罩幕圖案作為蝕刻罩幕，將所述平坦化層圖案化。將所述導體材料層圖案化，因而形成所述非揮發性記憶體區中所述第一堆疊結構與所述第二堆疊結構之間的抹除閘極線、第一字元線以及第二字元線，使得所述第一字元線、所述第一堆疊結構、所述抹除閘極線、所述第二堆疊結構以及所述第二字元線以此順序排列，並形成所述邏輯電路區中的閘極圖案。
根據本發明的另一態樣，一種半導體元件包括非揮發性記憶體以及邏輯電路。所述非揮發性記憶體包括：堆疊結構，包括第一絕緣層、浮置閘極、第二絕緣層、控制閘極以及第三絕緣層，從基底以此順序堆疊；抹除閘極線；以及字元線。所述邏輯電路包括場效電晶體，所述場效電晶體包括閘電極。所述字元線包括突起，從所述基底算起的所述突起的高度高於從所述基底算起的所述抹除閘極線的高度。所述字元線以及所述閘電極由多晶矽所形成。
以上概述了數個實施例或實例的特徵，使本領域具有通常知識者可更佳了解本發明的態樣。本領域具有通常知識者應理解，其可輕易地使用本發明作為設計或修改其他製程與結構的依據，以實行本文所介紹的實施例或實例的相同目的及/或達到相同優點。本領域具有通常知識者還應理解，這種等效的配置並不悖離本發明的精神與範疇，且本領域具有通常知識者在不悖離本發明的精神與範疇的情況下可對本文做出各種改變、置換以及變更。
5‧‧‧基底
10‧‧‧主動區
12‧‧‧氧化矽層
12’‧‧‧氧化矽層
14‧‧‧氮化矽層
15‧‧‧STI
19‧‧‧第一導體材料層
20‧‧‧浮置閘極
20’‧‧‧FG圖案
20S‧‧‧空間
22‧‧‧ONO層
22’‧‧‧第一絕緣層堆疊
24‧‧‧控制閘極
24’‧‧‧第二導體材料層
26、28、30‧‧‧絕緣層
26’、28’、30’‧‧‧絕緣層
32‧‧‧第一側壁間隙壁
34‧‧‧第二側壁間隙壁
50‧‧‧閘極堆疊結構
90‧‧‧閘絕緣層
100‧‧‧第三導體材料層
105‧‧‧氮化矽層
110‧‧‧氧化矽層
115‧‧‧罩幕層
120‧‧‧平坦化材料層
100A‧‧‧字元線
100B‧‧‧閘電極
100C‧‧‧抹除閘極線
190‧‧‧閘絕緣層
200‧‧‧第三導體材料層
200A‧‧‧字元線
200B‧‧‧閘電極
200C‧‧‧抹除閘極線
205‧‧‧第一罩幕層
205A、205B、210A、210B‧‧‧罩幕圖案
210‧‧‧第二罩幕層
215A、215B‧‧‧抗蝕劑罩幕圖案
220‧‧‧突起
230A‧‧‧側壁
230B‧‧‧側壁間隙壁
240‧‧‧層間介電層
從下述結合所附附圖所做的詳細描述，可對本揭露有最佳的瞭解。需強調的是，根據業界的標準實務，各種特徵並未依比例繪示，且目的僅是用以說明。事實上，為了清楚論述起見，各種特徵的尺寸可任意地增加或減少。 圖1A至圖11C顯示根據本發明的一實施例所繪示的一種製造非揮發性記憶體的連續製程的示例性圖示。 圖12A至圖21B 顯示根據本發明的一實施所繪示的製造非揮發性記憶體的字元線以及邏輯電路的閘電極的連續製程的例示例性圖示。 圖22A至圖28B顯示根據本發明的另一實施例所繪示的製造非揮發性記憶體的字元線以及邏輯電路的閘電極的連續製程的示例性圖示。

Claims (20)

  1. 一種半導體元件的製造方法，包括： 於基底上方形成非揮發性記憶體的第一堆疊結構以及第二堆疊結構； 於所述第一堆疊結構以及所述第二堆疊結構上方形成導體材料層； 於所述導體材料層上方形成平坦化層； 於所述平坦化層上方形成罩幕圖案； 通過使用所述罩幕圖案作為蝕刻罩幕，將所述平坦化層圖案化；以及 將所述導體材料層圖案化，因而形成所述第一堆疊結構與所述第二堆疊結構之間的抹除閘極線、第一字元線以及第二字元線，使得所述第一字元線、所述第一堆疊結構、所述抹除閘極線、所述第二堆疊結構以及所述第二字元線以此順序排列。
  2. 如申請專利範圍第1項所述的半導體元件的製造方法，其中在平面圖中，所形成的所述罩幕圖案未重疊於所述第一堆疊結構以及所述第二堆疊結構。
  3. 如申請專利範圍第2項所述的半導體元件的製造方法，其中所述第一堆疊結構、所述第二堆疊結構以及所述罩幕圖案在第一方向上延伸並排列為互相平行。
  4. 如申請專利範圍第1項所述的半導體元件的製造方法，其中： 所述罩幕圖案包括第一罩幕圖案以及第二罩幕圖案，以及 所述第一罩幕圖案形成於將要形成所述第一字元線的區域上，以及所述第二罩幕圖案形成於將要形成所述第二字元線的區域上。
  5. 如申請專利範圍第4項所述的半導體元件的製造方法，其中無罩幕圖案形成於所述第一堆疊結構與所述第二堆疊結構之間的將要形成所述抹除閘極線的區域上。
  6. 如申請專利範圍第1項所述的半導體元件的製造方法，其中： 所述第一字元線以及所述第二字元線中的至少一者包括突起，且 從所述基底算起的所述突起的高度高於從所述基底算起的所述抹除閘極線的高度。
  7. 如申請專利範圍第1項所述的半導體元件的製造方法，其中： 所述第一堆疊結構以及所述第二堆疊結構的每一者包括第一絕緣層、浮置閘極、第二絕緣層、控制閘極以及第三絕緣層，從所述基底以此順序堆疊，以及 所述第二絕緣層包括氧化矽-氮化矽-氧化矽膜。
  8. 如申請專利範圍第7項所述的半導體元件的製造方法，其中： 所述第一字元線以及所述第二字元線中的至少一者包括突起，且 從所述基底算起的所述突起的高度高於從所述基底算起的所述第三絕緣層的高度。
  9. 如申請專利範圍第1項所述的半導體元件的製造方法，其中： 所述平坦化層包括下層以及上層，以及 所述下層形成為覆蓋所述導體材料層。
  10. 如申請專利範圍第9項所述的半導體元件的製造方法，其中所述下層包括介電材料，所述介電材料包括矽、氧以及碳。
  11. 一種半導體元件的製造方法，所述半導體元件包括非揮發性記憶體區以及邏輯電路區，所述方法包括： 於基底的所述非揮發性記憶體區上方形成非揮發性記憶體的第一堆疊結構以及第二堆疊結構； 於所述第一堆疊結構、所述第二堆疊結構以及所述基底的所述邏輯電路區上方形成導體材料層； 於所述導體材料層上方形成平坦化層； 於所述非揮發性記憶體區上方的所述平坦化層上形成第一罩幕圖案，以及於所述邏輯電路區上方的所述平坦化層上形成第二罩幕圖案； 通過使用所述第一罩幕圖案以及所述第二罩幕圖案作為蝕刻罩幕，將所述平坦化層圖案化；以及 將所述導體材料層圖案化，因而形成所述非揮發性記憶體區中所述第一堆疊結構與所述第二堆疊結構之間的抹除閘極線、第一字元線以及第二字元線，使得所述第一字元線、所述第一堆疊結構、所述抹除閘極線、所述第二堆疊結構以及所述第二字元線以此順序排列，並形成所述邏輯電路區中的閘極圖案。
  12. 如申請專利範圍第11項所述的半導體元件的製造方法，其中在平面圖中，所形成的所述第一罩幕圖案未重疊於所述第一堆疊結構以及所述第二堆疊結構。
  13. 如申請專利範圍第12項所述的半導體元件的製造方法，其中所述第一堆疊結構、所述第二堆疊結構以及所述第一罩幕圖案在第一方向上延伸並排列為互相平行。
  14. 如申請專利範圍第11項所述的半導體元件的製造方法，其中： 所述第一罩幕圖案包括第一個第一罩幕圖案以及第二個第一罩幕圖案，以及 所述第一個第一罩幕圖案形成於將要形成所述第一字元線的區域上，且所述第二個第一罩幕圖案形成於將要形成所述第二字元線的區域上。
  15. 如申請專利範圍第14項所述的半導體元件的製造方法，其中無罩幕圖案形成於所述第一堆疊結構與所述第二堆疊結構之間的將要形成所述抹除閘極線的區域上。
  16. 如申請專利範圍第11項所述的半導體元件的製造方法，其中： 所述第一字元線以及所述第二字元線中的至少一者包括突起，且 從所述基底算起的所述突起的高度高於從所述基底算起的所述抹除閘極線的高度。
  17. 如申請專利範圍第11項所述的半導體元件的製造方法，其中： 所述第一堆疊結構以及所述第二堆疊結構的每一者包括第一絕緣層、浮置閘極、第二絕緣層、控制閘極以及第三絕緣層，從所述基底以此順序堆疊，以及 所述第二絕緣層包括氧化矽-氮化矽-氧化矽膜。
  18. 如申請專利範圍第17項所述的半導體元件的製造方法，其中： 所述第一字元線以及所述第二字元線中的至少一者包括突起，以及 從所述基底算起的所述突起的高度高於從所述基底算起的所述第三絕緣層的高度。
  19. 如申請專利範圍第11項所述的半導體元件的製造方法，其中： 所述平坦化層包括下層以及上層，以及 所述下層形成為覆蓋所述導體材料層。
  20. 一種半導體元件，包括非揮發性記憶體以及邏輯電路，其中： 所述非揮發性記憶體包括： 堆疊結構，包括第一絕緣層、浮置閘極、第二絕緣層、控制閘極以及第三絕緣層，從基底以此順序堆疊； 抹除閘極線；以及 字元線， 所述邏輯電路包括場效電晶體，所述場效電晶體包括閘電極， 其中所述字元線包括突起， 從所述基底算起的所述突起的高度高於從所述基底算起的所述抹除閘極線的高度，且 所述字元線以及所述閘電極由多晶矽所形成。
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