CN118076106A - 存储器结构的形成方法 - Google Patents
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Abstract
本揭露提供一种存储器结构的形成方法，包括：提供衬底，衬底中具有多个隔离结构，隔离结构包括突出于衬底上的多个第一突出部；以多个第二突出部取代这些第一突出部，以在第二突出部之间定义出多个浮置栅极预定区，其中包括：在第一突出部之间及衬底上方，形成填充绝缘材料；以及对填充绝缘材料及第一突出部执行图案化工艺，以形成定义出上述浮置栅极预定区的第二突出部；以及于浮置栅极预定区中形成多个浮置栅极。可以减少相关工艺对于关键尺寸的影响，不但可以增加浮置栅极的CDU，还可以避免图案化工艺对主动区的损坏，进而增加存储器装置的稳定性。
Description
技术领域
本揭露是关于一种存储器结构的形成方法，特别是关于一种具有浮置栅极的存储器结构。
背景技术
存储器装置用于各种不同的电子应用，例如，个人电脑、手机、数码相机和其他电子设备。存储器装置的制造通常借由在半导体衬底上沉积绝缘或介电层、导电层和半导体层的材料，并且使用光刻和刻蚀技术将各种材料层图案化，以形成电路组件以及元件于半导体衬底上。
半导体工业藉由持续微缩最小部件的尺寸，使得更多组件整合至指定的区域中，以持续改善各种电子组件的集成度。然而部件尺寸的微缩，增加了控制部件的关键尺寸一致性(critical dimension unity,CDU)的困难。因此，仍需要针对部件尺寸的微缩的形成方法进行改良，以制造出符合产品需求的存储器装置。
发明内容
根据本揭露的一些实施例，提供一种存储器结构的形成方法，包括：提供衬底，上述衬底中具有多个隔离结构，上述隔离结构包括突出于衬底上的多个第一突出部；以多个第二突出部取代这些第一突出部，以在第二突出部之间定义出多个浮置栅极预定区，其中包括：在第一突出部之间及衬底上方，形成填充绝缘材料；以及对填充绝缘材料及第一突出部执行图案化工艺，以形成定义出浮置栅极预定区的第二突出部；以及于浮置栅极预定区中形成多个浮置栅极。
本揭露实施例所提供的存储器结构的形成方法中，利用独立的图案化工艺来定义浮置栅极预定区，可以减少相关工艺对于关键尺寸的影响，不但可以增加浮置栅极的CDU，还可以避免图案化工艺对主动区的损坏，进而增加存储器装置的稳定性。
附图说明
图1、图2、图3、图4、图5、图6、图7和图8是根据本揭露实施例，绘示出制造具有隔离结构及浮置栅极的存储器结构的过程中各个阶段的剖面图。
附图标号：
100:存储器结构
102:衬底
104:隔离结构
104a:下部
104b:第一突出部
104c:第二突出部
106:填充绝缘材料
108:图案化遮罩层
110:浮置栅极
110R:浮置栅极预定区
112:穿隧介电层
114:栅极间介电层
116:控制栅极
W1,W2,W3,W4,W5:宽度
H1:深度
H2,H3:厚度
具体实施方式
以下说明本揭露实施例的存储器结构的形成方法。然而，应能理解本揭露实施例提供许多合适的发明概念而可实施于广泛的各种特定背景。所揭示的特定实施例仅用于说明以特定方法制作及使用本发明，而并非用以局限本发明的范围。再者，在本揭露实施例的图式及说明内容中是使用相同的标号来表示相同或相似的部件。
此外，本揭露提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。例如，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。
在现有技术中，浮置栅极的关键尺寸(CD)是由隔离结构的突出部所定义，且受到许多道相关工艺的影响，例如对主动区的图案化、回拉工艺(pull back)、氧气退火、原子层沉积(atomic layer deposition,ALD)氧化物等，因而使得浮置栅极的CDU难以控制。为解决上述问题，本揭露实施例所提供的存储器结构的形成方法中，利用独立的图案化工艺来定义浮置栅极预定区，可以减少相关工艺对于关键尺寸的影响，不但可以增加浮置栅极的CDU，还可以避免图案化工艺对主动区的损坏，进而增加存储器装置的稳定性。
图1-图8是根据本发明的一些实施例，绘示出形成存储器结构在不同阶段的剖面示意图。参照图1，存储器结构100包含衬底102以及位于衬底102中且突出于衬底102的隔离结构104。在一些实施例中，衬底102为半导体衬底。衬底102可以是元素半导体衬底，例如硅衬底、或锗衬底；或化合物半导体衬底，例如碳化硅衬底、或砷化镓衬底。在一些实施例中，半导体衬底102可以是绝缘体上的半导体(SOI)衬底。
隔离结构104具有位于衬底102中的基部104a以及突出于衬底102的突出部104b。隔离结构104用于在衬底中隔离出多个存储器的主动区。隔离结构104可由各种合适的绝缘材料所形成。在一些实施例中，基部104a的材料为氧化硅，例如旋涂玻璃(spin-on glass,SOG)、高密度等离子体(high density plasma,HDP)氧化硅、高深宽比工艺(high aspectratio process,HARP)形成的氧化硅，例如，掺杂氧化硅例如，磷硅玻璃(phosphosilicateglass,PSG)、硼磷硅玻璃(borophosphosilicate glass,BPSG)等，以形成高深宽比的隔离结构。可以通过合适的沉积技术，例如化学气相沉积(CVD)为高密度等离子体化学气相沉积(HDPCVD)或HARP形成隔离结构104的基部104a。在一些实施例中，基部104a的深度H1范围在约200纳米至约400纳米，底表面的宽度W1范围在约10纳米至约50纳米，顶表面的宽度W2范围在约10纳米至约50纳米。在一些实施例中，基部104a的深宽比(aspect ratio)范围在约1至20，例如为1至3。在一些实施例中，可以通过使用流动式化学气相沉积(flowable CVD,FCVD)以形成具有高深宽比的隔离结构104。例如，首先以较高流动性的绝缘材料填入高深宽比的凹槽，接着形成绝缘效果更好的绝缘材料在较高流动性的绝缘材料上。因此，隔离结构104的基部104a与突出部104b可具有不同的材料成分。在一些实施例中，基部104a的材料为掺杂氧化硅例如PSG、BPSG，突出部104b的材料为未掺杂的氧化硅。可以通过合适的沉积技术，例如CVD、ALD等形成突出部104b。在其他实施例中，突出部104b的材料也可以相同或类似于隔离结构104的基部104a的材料。在一些实施例中，在形成隔离结构104之前，可以在高深宽比的凹槽中形成衬层(未示出)。配置衬层可以修补因刻蚀工艺所造成半导体衬底102的暴露表面上的晶格缺陷。衬层包括绝缘材料，例如氧化物。在一些实施例中，衬层包括氧化硅(SiO2)。在一些实施例中，可以使用临场蒸气产生法(in-situ steam generation,ISSG)，氧化半导体衬底102的一部分来形成衬层。在其他实施例中，使用CVD工艺及/或ALD工艺形成衬层。
接着，利用独立的图案化步骤，以第二突出部104c取代第一突出部104b(参照图2-图6)，以定义出浮置栅极预定区110R(参照图4)。详细说明如下。
参照图2，首先在第一突出部104b之间及衬底102上方形成填充绝缘材料106。在一些实施例中，填充绝缘材料106包括氧化物，例如SiO2、氮化物、或其组合。在一些实施例中，可以通过合适的沉积工艺，例如热氧化、CVD、ALD等来形成填充绝缘材料106。在一些实施例中，填充绝缘材料106包括与第一突出部104b相同的材料，因此两者之间可以没有明显的界面(如图2-图4中的虚线)。
接着，对填充绝缘材料106及/或第一突出部104b执行平坦化工艺，以形成平整表面，利于后续的图案化工艺。如图3所示，在一些实施例中，在平坦化工艺之后，第一突出部104b仍被填充绝缘材料106所覆盖。在另一些实施例中，在平坦化工艺之后，露出第一突出部104b的顶表面(未示出)。在一些实施例中，平坦化工艺是化学机械研磨(chemicalmechanical polish,CMP)工艺。
接着，对填充绝缘材料106及第一突出部104b执行图案化工艺，以定义出浮置栅极预定区110R，如图4-图6所示。
详细来说，参照图4，在填充绝缘材料106及/或第一突出部104b的平整表面上，形成图案化遮罩层108。在一些实施例中，图案化遮罩层108的位置对应于隔离结构104的基部104a的位置。
接着，以图案化遮罩层108作为刻蚀底版对填充绝缘材料106及/或第一突出部104b执行第一刻蚀工艺，如图5所示。值得注意的是，在第一刻蚀工艺之后，剩余的填充绝缘材料106及/或第一突出部104b构成毯覆地覆盖半导体衬底102的相连的多个第二突出部104c’，如此可以避免第一刻蚀工艺对衬底102的损坏。第二突出部104c’之间的凹槽的位置对应于浮置栅极预定区110R的位置。第一刻蚀工艺可为干刻蚀工艺、湿刻蚀工艺、或其组合。在一些实施例中，第一刻蚀工艺为干刻蚀工艺，例如反应式离子刻蚀(reactive ionetching,RIE)。可以控制刻蚀工艺的参数(例如，时间)，调整浮置栅极预定区110R中填充绝缘材料106及/或第一突出部104b的厚度H2。在一些实施例中，干刻蚀工艺为反应式离子刻蚀(reactive ion etching,RIE)。在第一刻蚀工艺后，可以形成具有梯形结构的第二突出部104c’。在一些实施例中，湿刻蚀工艺使用氢氟酸、热磷酸、或其组合。
接着，对位于浮置栅极预定区110R的填充绝缘材料106及/或第一突出部104b执行第二刻蚀工艺，以露出位于浮置栅极预定区110R的衬底102的顶表面，形成多个分开的第二突出部104c，如图6所示。在一实施例中，第二刻蚀工艺使用湿刻蚀工艺，可以避免干刻蚀工艺对衬底102的损坏。湿刻蚀工艺可以使用氢氟酸作为刻蚀剂。在一实施例中，第二突出部104c的底表面宽度W3可小于基部104a的顶表面宽度W2，如此可以提供较宽的浮置栅极预定区110R，进而提升浮置栅极的电性表现。
接着，在浮置栅极预定区110R的衬底102的顶表面上形成穿隧介电层112。穿隧介电层112的材料可包括：氧化物，例如氧化硅；氮化物例如氮氧化硅、氮化硅；或其他合适的介电材料。在一些实施例中，穿隧介电层112的厚度范围在约2nm至10nm，宽度W4范围在约30nm至60nm。可以通过合适的沉积工艺形成穿隧介电层112，例如热氧化、CVD、ALD等。可以在形成穿隧介电层112之前，对浮置栅极预定区110R的衬底102的顶表面执行预清洁(pre-clean)工艺，以去除衬底102顶表面上的杂质，利于后续形成良好品质的穿隧介电层112。在一些实施例中，使用稀释氢氟酸(diluted hydrogen fluoride,DHF)对衬底102顶表面进行预清洁，但本发明不限于此。在一些实施例中，可以同时执行第二刻蚀工艺及预清洁工艺，以减少工艺时间。
接着形成浮置栅极110，如图7所示。形成浮置栅极110的步骤包括：(1)在浮置栅极预定区110R的穿隧介电层112上方、第二突出部104c上方沉积浮置栅极材料；(2)对浮置栅极材料执行平坦化工艺，直到露出第二突出部104c的顶表面，留下第二突出部104c之间的浮置栅极材料作为浮置栅极110。
在一些实施例中，浮置栅极110具有倒梯形结构，可以提供稳定的电性表现，并且减少浮置栅极110的电阻。此外，在一些实施例中，浮置栅极110完全覆盖穿隧介电层112，使电流能稳定地注入或流出浮置栅极110，提供稳定的电性表现。再者，在一些实施例中，浮置栅极110包覆穿隧介电层112的侧壁，使电流能更稳定地注入或流出浮置栅极110，提升浮置栅极110的品质。在一些实施例中，由于第二突出部104c的底表面宽度W3小于基部104a的顶表面宽度W2，浮置栅极110的底表面部分覆盖基部104a的顶表面，能够增加浮置栅极110的电性表现。在一些实施例中，浮置栅极110的材料包括半导体材料材料，例如经掺杂的多晶硅、未经掺杂的多晶硅、或其组合。在一些实施例中，浮置栅极110的厚度H3范围在约50nm至100nm，顶表面的宽度W5范围在约40nm至70nm，但本发明不以此为限。可以通过合适的沉积工艺形成浮置栅极110，例如CVD。
本揭露的存储器结构的形成方法可以根据浮置栅极的设计需求，在具有隔离结构的衬底上，形成具有小尺度且高关键尺寸一致性的浮置栅极。根据本揭露所提供的实施例，存储器结构的形成方法包括：(1)提供具有第一突出部的隔离结构的衬底；(2)以第二突出部取代第一突出部；及(3)在第二突出部之间形成浮置栅极。透过在第二突出部取代第一突出部之后再形成浮置栅极，可以增加浮置栅极的CDU，进而提升存储器结构的效能。此外，透过在第二突出部的工艺期间使用两道刻蚀工艺，可以避免对衬底的损坏，进而增加存储器结构的可靠性和制造良率。
之后可以进行额外的工艺以完成存储器的制作。例如，在图7之后，可以在浮置栅极110的上方形成栅极间介电层114，并在栅极间介电层114上方形成控制栅极116，如图8所示。在一些实施例中，栅极间介电层114是由氧化硅/氮化硅/氧化硅所构成的复合层结构，但本揭露不以此为限。在一些实施例中，控制栅极116的材料包括经掺杂的多晶硅、未经掺杂的多晶硅、或其组合。图8的存储器结构100为示例，且不意图将本揭露作出除了权利要求中明确记载范围之外的限制。
虽然已详述本发明的一些实施例及其优点，应能理解的是，在不背离如本发明的保护范围所定义的发明的精神与范围下，可作各种更动、取代与润饰。例如，本发明所属技术领域中本领域技术人员应能轻易理解在不背离本发明的范围内可改变此述的许多部件、功能、工艺与材料。
Claims (12)
1.一种存储器结构的形成方法，其特征在于，包括：
提供一衬底，该衬底中具有多个隔离结构，所述多个隔离结构包括突出于该衬底上的多个第一突出部；
以多个第二突出部取代所述多个第一突出部，以在所述多个第二突出部之间定义出多个浮置栅极预定区，其中包括：
在所述多个第一突出部之间及该衬底上方，形成一填充绝缘材料；以及
对该填充绝缘材料及所述多个第一突出部执行一图案化工艺，以形成定义出所述多个浮置栅极预定区的所述多个第二突出部；以及
于所述多个浮置栅极预定区中形成多个浮置栅极。
2.如权利要求1所述的存储器结构的形成方法，其特征在于，所述多个隔离结构具有大于1的深宽比。
3.如权利要求1所述的存储器结构的形成方法，其特征在于，该填充绝缘材料包含与所述多个第一突出部相同的材料。
4.如权利要求1所述的存储器结构的形成方法，其特征在于，更包括：在该图案化工艺之前，对该填充绝缘材料及/或所述多个第一突出部执行一化学机械研磨工艺。
5.如权利要求1所述的存储器结构的形成方法，其特征在于，该图案化工艺包括：
在该填充绝缘材料上，形成一图案化遮罩层；以及
以该图案化遮罩层对该填充绝缘材料及/或所述多个第一突出部执行一第一刻蚀工艺，其中在该第一刻蚀工艺后该填充绝缘材料仍覆盖该衬底的顶表面，其中该第一刻蚀工艺包括一干刻蚀工艺、一湿刻蚀工艺、或其组合。
6.如权利要求5所述的存储器结构的形成方法，其特征在于，该图案化工艺更包括：
对位于所述多个浮置栅极预定区的该填充绝缘材料及/或所述多个第一突出部执行一第二刻蚀工艺，露出该衬底的顶表面，以形成所述多个第二突出部。
7.如权利要求6所述的存储器结构的形成方法，其特征在于，该第一刻蚀工艺使用干刻蚀工艺，且该第二刻蚀工艺使用湿刻蚀工艺。
8.如权利要求1所述的存储器结构的形成方法，其特征在于，在该图案化工艺之后，该填充绝缘材料具有梯形结构。
9.如权利要求1所述的存储器结构的形成方法，其特征在于，更包括：在该图案化工艺之后，在位于所述多个浮置栅极预定区的该衬底的顶表面上方，形成多个穿隧介电层。
10.如权利要求9所述的存储器结构的形成方法，其特征在于，所述多个浮置栅极完全覆盖所述多个穿隧介电层。
11.如权利要求1所述的存储器结构的形成方法，其特征在于，所述多个浮置栅极具有倒梯形的形状。
12.如权利要求1所述的存储器结构的形成方法，其特征在于，所述多个浮置栅极的底表面宽度大于所述多个隔离结构之间的该衬底的顶表面宽度。
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|---|---|---|---|
| CN202211463887.9A Pending CN118076106A (zh) | 2022-11-22 | 2022-11-22 | 存储器结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118076106A (zh) |
-
2022
- 2022-11-22 CN CN202211463887.9A patent/CN118076106A/zh active Pending
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