KR20080029246A - 플래시 메모리 소자 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 소자분리막 제조시 보이드 발생을 억제할 수 있는 플래시 메모리 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1 높이의 제1 게이트 구조물이 형성된 기판을 제공하는 단계와, 제1 게이트 구조물 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 일부가 매립되도록 소자분리용 제1 절연막을 형성하는 단계와, 상기 제1 게이트 구조물을 식각하여 제거하는 단계와, 상기 제1 절연막을 포함한 상기 기판 상부 전면에 상기 제1 높이보다 높은 제2 높이로 소자분리용 제2 절연막을 형성하는 단계와, 상기 기판이 노출되도록 상기 제2 절연막의 일부를 식각하는 단계와, 상기 제2 절연막 사이의 빈 공간이 매립되도록 상기 기판 상에 제2 게이트 구조물을 형성하는 단계를 포함하는 플래시 메모리 소자 제조방법을 제공한다.
플래시 메모리 소자, 소자분리막, 트렌치, 종횡비, 보이드
Description
도 1 내지 도 6은 본 발명의 실시예에 따른 플래시 메모리 소자 제조방법을 설명하기 위해 도시한 공정단면도.
도 7은 상기 도 1 내지 도 6의 방법에 따라 실제로 형성된 플래시 메모리 소자를 도시한 TEM(Transmission Electron Microscope) 사진.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판
11 : 터널 산화막
12, 23 : 플로팅 게이트용 폴리실리콘막
13, 24 : 버퍼 산화막
14, 25 : 패드 질화막
15 : 소자분리용 제1 절연막
17, 20 : FC 마스크
18 : 건식식각공정
19 : 소자분리용 제2 절연막
21 : 소자분리막
본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 60nm 이하급의 낸드 플래시 메모리 소자 제조시 소자분리막 형성에 관한 것이다.
메모리 공정 기술의 발달과 더불어 플래시 메모리 소자의 선폭이 점차 감소하게 되었다. 이에 따라, 액티브 영역(active region) 사이의 필드 영역(field region) 선폭이 감소하게 되었고, 이로 인해, 필드 영역에 형성되는 트렌치의 종횡비가 증가하게 되었다. 이로 인해, 기존의 HDP(High Density Plasma) 산화막을 소자분리막으로 이용하다 보면 종횡비가 큰 트렌치 내에 매립(gap fill)이 어려워지게 된다. 예컨대, 종횡비가 3.5 이하의 STI(Shallow Trench Isolation) 공정에서는 큰 어려움이 없었지만, 종횡비가 4 이상의 조건에서는 HDP 산화막을 이용하는데 한계가 따른다.
즉, 기존과 같이 HDP 산화막만을 이용하여 STI 공정을 진행하다 보면 소자분리막 내에 보이드(void)가 발생하는 문제가 있다. 이러한, 보이드 발생은 후속 식각 및 세정공정시 소자분리막의 손실을 유발하여 소자분리막이 소자 절연 역할을 상실하게 된다. 따라서, 소자의 신뢰성이 열화되게 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 플래시 메모리 소자의 소자분리막 제조시 보이드 발생을 억제할 수 있는 플래시 메모리 소자 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 제1 높이의 제1 게이트 구조물이 형성된 기판을 제공하는 단계와, 제1 게이트 구조물 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 일부가 매립되도록 소자분리용 제1 절연막을 형성하는 단계와, 상기 제1 게이트 구조물을 식각하여 제거하는 단계와, 상기 제1 절연막을 포함한 상기 기판 상부 전면에 상기 제1 높이보다 높은 제2 높이로 소자분리용 제2 절연막을 형성하는 단계와, 상기 기판이 노출되도록 상기 제2 절연막의 일부를 식각하는 단계와, 상기 제2 절연막 사이의 빈 공간이 매립되도록 상기 기판 상에 제2 게이트 구조물을 형성하는 단계를 포함하는 플래시 메모리 소자 제조방법을 제공한다.
본 발명은, 플래시 메모리 소자의 소자분리막 형성시 발생하는 보이드를 억제하기 위하여 먼저 기판 상에 얇은 두께의 제1 게이트 구조물을 형성한 후 제1 게이트 구조물 및 기판을 식각하여 트렌치를 형성하고 트렌치의 일부를 매립하고 기판 상으로 일부 돌출되도록 소자분리용 제1 절연막을 증착한 다음, 게이트 구조물을 제거하고 다시 게이트 구조물보다 더 두꺼운 두께의 소자분리용 제2 절연막을 재증착한다. 그리고, 기판이 노출되도록 제2 절연막을 식각한 후, 노출된 기판 상부에 다시 제2 절연막과 동일한 증착 높이로 게이트 구조물을 형성함으로써, 높은 종횡비를 갖는 트렌치를 매립시키는 소자분리막 형성시에도 보이드 없이 균일한 소자분리막을 형성할 수 있다. 따라서, 소자의 신뢰성을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1 내지 도 6은 본 발명의 실시예에 따른 플래시 메모리 소자 제조방법을 설명하기 위해 도시한 공정단면도이다. 여기서는, 일례로 60nm급 낸드 플래시 메모리 소자에 대해 설명하기로 한다.
먼저, 도 1에 도시된 바와 같이, 기판(10) 상에 터널 산화막(11), 플로팅 게이트용 폴리실리콘막(12), 버퍼 산화막(13) 및 패드 질화막(14)을 차례로 형성한다. 여기서, 폴리실리콘막(12), 버퍼 산화막(13) 및 패드 질화막(14)은 후속 소자 분리용 절연막 증착시 종횡비를 최소화시키기 위해 다음과 같은 두께로 증착하는 것이 바람직하다. 예컨대, 폴리실리콘막(12)은 100~300Å의 두께로 형성하고, 버퍼 산화막(13)은 10~50Å의 두께로 형성하며, 패드 질화막(14)은 100~300Å의 두께로 형성한다. 결국, 기판(10) 상부로 돌출되는 게이트 구조물, 즉 폴리실리콘막(12), 버퍼 산화막(12) 및 패드 질화막(14)이 순차적으로 적층된 적층 구조물의 전체 높이(H1)는 210~650Å이 된다.
이어서, 폴리실리콘막(12), 버퍼 산화막(13) 및 패드 질화막(14)의 일부를 식각하여 일정 깊이의 트렌치(미도시)를 형성한다. 이때, 트렌치는 기판(10) 저부로 적어도 2500Å 이상의 깊이를 갖도록 형성한다.
이후에는, 도면에 도시하진 않았으나 공지된 기술에 따라 트렌치의 내부면에 월산화막을 형성할 수 있다.
이어서, 트렌치의 일부가 매립되도록 소자분리용 절연막으로 HDP 산화막(15)을 증착한다. 이때, HDP 산화막(15)은 전체 트렌치의 종횡비 3.5 정도가 되는 높이로 증착한다. 예컨대, 기판(10) 상으로 500Å 이하의 두께로 돌출되도록, 바람직하게는, 기판(10) 상으로 200~500Å정도 돌출되도록 증착한다. 여기서는, 소자분리용 절연막의 가장 바람직한 일례로 HDP 산화막(15)을 들었으나, CVD(Chemical Vapor Deposition) 방식으로 증착하는 산화막은 모두 사용될 수 있다. 이외에도, HDP 산화막(15) 대신에 스텝 커버리지(step coverage)가 우수한 HARP(High Aspect Ratio Process) 절연막이나 SOG(Spin On Glass)막을 사용할 수도 있다.
이어서, 도 2에 도시된 바와 같이, HDP 산화막(15) 상에 FC(Fox Closed) 마스크(mask, 17)를 형성한다. 이때, FC 마스크(17)는 필드 영역을 보호하기 위해 필드 영역을 선택적으로 덮는 구조를 갖는다.
이어서, 도 3에 도시된 바와 같이, FC 마스크(17)를 이용한 건식식각공정(18)을 실시하여 HDP 산화막(15) 사이로 노출된 패드 질화막(14), 버퍼 산화막(13) 및 폴리실리콘막(12)을 식각한다. 이로써, 셀 영역에는 기판(10) 상으로 일부 돌출된 구조의 HDP 산화막(15)이 형성되고, 터널 산화막(11)이 일부 잔류하게 된다.
이어서, 도면에 도시하진 않았지만, 습식세정공정을 실시하여 건식식각공정(18)시 발생된 잔류물을 제거한다. 이러한 세정공정은 터널 산화막(11)의 손실을 최소화하기 위해 50:1~100:1의 비율로 혼합된 H2SO4 및 H2O2 혼합 세정액을 사용하고, 90~100℃의 온도에서 실시한다. 이외에도, 세정공정은 1:4:20의 비율로 혼합된 NH4OH, H2O2 및 순수(DeIonized water) 혼합 세정액을 사용하여 상온에서 실시할 수도 있다.
여기서는, 터널 산화막(11)을 그대로 잔류시키지만, 별도의 습식식각공정을 실시하여 터널 산화막(11)을 제거할 수도 있다. 이는, 건식식각공정(18) 및 습식세정공정으로부터 손상 받은 터널 산화막(11)이 후속 공정시 악영향을 미칠 수도 있기 때문이다.
이어서, 도 4에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 FC 마스 크(17)를 제거한 후, HDP 산화막(15)을 포함한 터널 산화막(11) 상부 전면에 소자분리용 절연막으로 HDP 산화막(19)을 재증착한다. 이때, HDP 산화막(19)은 도 1의 게이트 구조물 전체 높이(H1)보다 더 높은 높이(H2)로 증착한다. 이는, 최종적으로 형성되는 소자분리막의 전체적인 두께를 증가시켜 그 종횡비를 증가시키기 위함이다.
이어서, 도 5에 도시된 바와 같이, HDP 산화막(19, 도 4 참조) 상에 다시 FC 마스크(20)를 형성한다. 이후, FC 마스크(20)를 이용한 건식식각공정을 실시하여 HDP 산화막(19A)을 식각한다. 이로써, HDP 산화막(15/19A)만으로 이루어진 소자분리막(21)이 형성된다.
이때, 소자분리막(21)은 최초 도 1에서 형성되었던 트렌치를 매립하는 것보다 더 큰 종횡비를 갖게 되며, 이러한 높은 종횡비에도 불구하고 보이드 없이 균일한 막을 얻게 된다. 이와 같이, 본 발명의 실시예에 따른 경우, 고집적화에 따라 높은 종횡비를 갖는 소자분리막 형성시 보이드 발생이 방지되는 이유는 다음과 같다.
먼저, 도 1에서와 같이, 최초로 형성되는 트렌치의 종횡비가 낮아지도록 기판(10) 상으로 형성되는 게이트 구조물의 전체 높이를 'H1'으로 낮춘 상태에서 트렌치 종횡비의 3.5정도 높이까지만 HDP 산화막(15)을 증착하였기 때문에 최초 소자분리막(21) 형성용 HDP 산화막(15) 증착시에는 보이드 발생이 자연적으로 방지된다. 또한, 도 4에서와 같이 소자분리막(21) 형성용 HDP 산화막(15)이 기판(10) 상으로 돌출된 상태에서 소자분리막(21) 형성용 HDP 산화막(19)을 재증착하기 때문에 그 두께가 매우 두껍다 하더라도 보이드 발생이 자연적으로 방지된다.
이어서, 도 6에 도시된 바와 같이, 스트립 공정을 실시하여 FC 마스크(20, 도 5 참조)를 제거한 후, HDP 산화막(19A) 사이로 노출된 터널 산화막(11) 상에 일정두께의 플로팅 게이트용 폴리실리콘막(23)을 다시 증착한다.
이어서, 폴리실리콘막(23) 상에 버퍼 산화막(24) 및 패드 질화막(25)을 차례로 증착한다. 이후에는, 화학적기계적연마(CMP, Chemical Mechanical Polishing) 공정을 실시하여 패드 질화막(23)을 연마한다. 이로써, 소자분리막(21)에 의해 이웃하는 것끼리 서로 전기적으로 분리된 플로팅 게이트(23)가 완성된다. 이러한 CMP 공정시에는 슬러리(slurry)로 LSS(Low Selective Slurry)를 사용한다. 바람직하게는, PH가 10~11 정도인 SiO2로 된 퓸드 실리카(fumed silica)를 사용한다. 또한, 패드 질화막(23) 상부로 HDP 산화막(19A)이 800~1000Å 잔류하는 지점으로부터는, PH가 6~8이고 CeO2가 주성분인 슬러리를 이용하는 것이 바람직하다.
도 7은 상기 도 1 내지 도 6의 방법에 따라 실제로 형성된 플래시 메모리 소자를 도시한 TEM(Transmission Electron Microscope) 사진이다. 도 7을 참조하면, 현재 60nm급 플래시 메모리 소자의 소자분리막(21)이 보이드 없이 형성되어 있음을 알 수 있다. 참고로, 도 7에 도시된 바와 같이, 60nm급 플래시 메모리 소자의 피치('P' 부위 참조) 폭은 약 126nm이고, 액티브 영역의 폭은 약 50nm이며, 액티브 영역 간 간격, 즉 필드 영역의 폭은 약 61.5nm임을 알 수 있다. 또한, 이때 최종적 인 플래시 메모리 소자의 소자분리막(21) 높이는 약 330nm가 되어 소자분리막(21)의 종횡비가 약 5.5 정도가 됨을 알 수 있다. 여기서, 피치(P) 폭이란 액티브 영역에 형성된 하나의 플로팅 게이트(F.G)의 시작점으로부터 이와 이웃한 플로팅 게이트(F.G)의 시작점까지의 간격을 말한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 플래시 메모리 소자의 소자분리막 형성시 먼저 기판 상에 얇은 두께의 게이트 구조물을 형성한 후 이를 식각하여 트렌치를 형성하고 트렌치의 일부가 매립되도록 소자분리용 제1 절연막을 증착한 다음, 게이트 구조물을 제거하고 다시 게이트 구조물보다 더 두꺼운 두께의 소자분리용 제2 절연막을 재증착한다. 그리고, 기판이 노출되도록 제2 절연막을 식각한 후 노출된 기판 상부에 다시 제2 절연막과 동일한 증착 높이로 게이트 구조물을 형성함으로써, 높은 종횡비를 갖는 트렌치를 매립시키는 소자분리막 형성시에도 보이드 없이 균일한 소자분리막을 형성할 수 있다.
따라서, 플래시 메모리 소자의 소자분리 특성을 개선시켜 소자의 신뢰성을 향상시킬 수 있다.
Claims (14)
- 제1 높이의 제1 게이트 구조물이 형성된 기판을 제공하는 단계;제1 게이트 구조물 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계;상기 트렌치의 일부가 매립되도록 소자분리용 제1 절연막을 형성하는 단계;상기 제1 게이트 구조물을 식각하여 제거하는 단계;상기 제1 절연막을 포함한 상기 기판 상부 전면에 상기 제1 높이보다 높은 제2 높이로 소자분리용 제2 절연막을 형성하는 단계;상기 기판이 노출되도록 상기 제2 절연막의 일부를 식각하는 단계; 및상기 제2 절연막 사이의 빈 공간이 매립되도록 상기 기판 상에 제2 게이트 구조물을 형성하는 단계를 포함하는 플래시 메모리 소자 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2 게이트 구조물은 터널 산화막/플로팅 게이트용 폴리실리콘막/버퍼 산화막/패드 질화막이 순차적으로 적층된 구조로 형성하는 플래시 메모리 소자 제조방법.
- 제 2 항에 있어서,상기 제1 절연막을 형성하는 단계는,상기 제1 절연막이 상기 기판 상부로 200~500Å 돌출되도록 상기 트렌치를 매립하여 형성하는 플래시 메모리 소자 제조방법.
- 제 3 항에 있어서,상기 제1 게이트 구조물을 제거하는 단계는,상기 제1 절연막 상에 마스크 패턴을 형성하는 단계; 및상기 마스크 패턴을 통해 노출된 상기 제1 게이트 구조물을 건식식각하는 단계를 포함하는 플래시 메모리 소자 제조방법.
- 제 4 항에 있어서,상기 제1 게이트 구조물을 건식식각하는 단계는,상기 터널 산화막이 잔류하도록 상기 패드 질화막, 버퍼 산화막 및 폴리실리콘막을 선택적으로 식각하는 플래시 메모리 소자 제조방법.
- 제 5 항에 있어서,상기 제1 게이트 구조물을 건식식각한 후,습식세정공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자 제조방법.
- 제 6 항에 있어서,상기 습식세정공정은 50:1~100:1의 비율로 H2SO4 및 H2O2가 혼합된 혼합 세정액을 사용하여 90~100℃의 온도에서 실시하는 플래시 메모리 소자 제조방법.
- 제 6 항에 있어서,상기 습식세정공정은 1:4:20의 비율로 NH4OH/H2O2/순수(DeIonized water)가 혼합된 혼합 세정액을 사용하여 상온에서 실시하는 플래시 메모리 소자 제조방법.
- 제 1 항 내지 제 8 항 중 어느 하나의 항에 있어서,상기 제2 절연막을 식각하는 단계는,상기 제2 절연막 사이로 노출된 상기 기판 상에 마스크 패턴을 형성하는 단 계; 및상기 마스크 패턴을 통해 상기 기판 상의 제2 절연막을 식각하는 단계를 포함하는 플래시 메모리 소자 제조방법.
- 제 1 항 내지 제 8 항 중 어느 하나의 항에 있어서,상기 제1 및 제2 절연막은 HDP 산화막, CVD 산화막, HARP 절연막 및 SOG막의 일군에서 선택된 어느 하나의 막으로 형성하는 플래시 메모리 소자 제조방법.
- 제 2 항 내지 제 8 항 중 어느 하나의 항에 있어서,상기 제2 게이트 구조물을 형성한 후,상기 제2 절연막 및 상기 제2 게이트 구조물을 평탄화하는 단계를 더 포함하는 플래시 메모리 소자 제조방법.
- 제 11 항에 있어서,상기 평탄화는 화학적기계적연마 공정을 실시하여 이루어지는 플래시 메모리 소자 제조방법.
- 제 12 항에 있어서,상기 화학적기계적연마 공정시에는 슬러리로 PH가 10~11인 SiO2로 이루어진 퓸드 실리카를 이용하는 플래시 메모리 소자 제조방법.
- 제 13 항에 있어서,상기 화학적기계적연마 공정시에는 상기 패드 질화막 상부로 상기 제2 절연막이 800~1000Å 잔류하는 지점으로부터는 PH가 6~8이고 CeO2가 주성분인 슬러리를 이용하는 플래시 메모리 소자 제조방법.
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2006
- 2006-09-28 KR KR1020060095064A patent/KR20080029246A/ko not_active Application Discontinuation
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